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1. (WO2013118426) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/118426    International Application No.:    PCT/JP2013/000071
Publication Date: 15.08.2013 International Filing Date: 11.01.2013
IPC:
H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventors: AOI, Nobuo; .
SASAGO, Masaru; .
MORI, Yoshihiro; .
KAWABATA, Takeshi; .
YUI, Takashi; .
FUJII, Toshio;
Agent: NAITO, Hiroki; c/o Panasonic Corporation, 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Priority Data:
2012-025777 09.02.2012 JP
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMICONDUCTEUR ET PROCÉDÉ POUR SA FABRICATION
(JA) 半導体装置及びその製造方法
Abstract: front page image
(EN)Provided are a lamination structure and a lamination method, whereby data transfer speed between upper and lower chips is increased, while suppressing an IR drop. This semiconductor device has: a first semiconductor chip, which has a main surface having an element formed thereon, a rear surface on the reverse side of the main surface, and a penetrating electrode penetrating between the main surface and the rear surface; and a second semiconductor chip, which has a main surface having an element formed thereon, and a rear surface on the reverse side of the main surface. The first semiconductor chip and the second semiconductor chip are laminated with a bonding portion therebetween such that the rear surface side of the fist semiconductor chip and the main surface side of the second semiconductor chip face each other. At least a part of side surfaces of the first semiconductor chip is covered with a first resin, and a wiring layer is formed on a flat surface formed by means of the main surface of the first semiconductor chip and a surface of the first resin. At least a part of the electrode in the main surface of the second semiconductor chip is electrically connected, via the penetrating electrode penetrating the first semiconductor chip, to at least a part of a first external electrode formed on the wiring layer.
(FR)L'invention concerne une structure de stratification et un procédé de stratification, au moyen desquels une vitesse de transfert de données entre des puces supérieures et inférieures est accrue, tout en limitant une chute IR. Ce dispositif à semiconducteur comprend : une puce à semiconducteur, qui présente une surface principale sur laquelle est formé un élément, une surface arrière du côté opposé à la surface principale et une électrode à enfoncement qui s'enfonce entre la surface principale et la surface arrière ; et une deuxième puce à semiconducteur, qui présente une surface principale sur laquelle est formé un élément et une surface arrière du côté opposé à la surface principale. La puce à semiconducteur et la deuxième puce à semiconducteur sont stratifiées avec une partie d'adhérence entre elles de telle façon que le côté surface arrière de la première puce à semiconducteur et le côté surface principale de la deuxième puce à semiconducteur se trouvent face à face. Au moins une partie de surfaces latérales de la puce à semiconducteur est recouverte d'une première résine, et une couche de câblage est formée sur une surface plate formée au moyen de la surface principale de la puce à semiconducteur et d'une surface de la première résine. Au moins une partie de l'électrode de la surface principale de la deuxième puce à semiconducteur est reliée électriquement, via l'électrode à enfoncement qui s'enfonce dans la puce à semiconducteur, à au moins une partie d'une première électrode externe formée sur la couche de câblage.
(JA) IRドロップを抑制しつつ、上下チップ間のデータ転送速度を高める積層構造および積層方法を提供する。素子が形成された主面と、主面に対向する裏面と、主面と裏面との間を貫通する貫通電極とを有する第1の半導体チップと、素子が形成された主面と、主面に対向する裏面とを有する第2の半導体チップとを有する。第1の半導体チップと第2の半導体チップとは、第1の半導体チップの裏面側と第2の半導体チップの主面側が互いに対向するように接合部を介して積層される。第1の半導体チップの側面の少なくとも一部は第1の樹脂で覆われており、第1の半導体チップの主面と第1の樹脂の表面とで形成される平面上に配線層が形成される。第2の半導体チップの主面内にある電極の少なくとも一部は、第1の半導体チップを貫通する貫通電極を介して、配線層上に形成された第1の外部電極の少なくとも一部に電気的に接続される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)