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1. (WO2013114746) DRIVER CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/114746 International Application No.: PCT/JP2012/082638
Publication Date: 08.08.2013 International Filing Date: 17.12.2012
IPC:
H02M 1/08 (2006.01) ,H03K 17/06 (2006.01) ,H03K 17/687 (2006.01)
Applicants: KIHARA, Seiichiro; null (US)
NAKAJIMA, Akio; null (US)
SHARP KABUSHIKI KAISHA[JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522, JP (AllExceptUS)
Inventors: KIHARA, Seiichiro; null
NAKAJIMA, Akio; null
Agent: FUKAMI PATENT OFFICE, P.C.; Nakanoshima Central Tower, 2-7, Nakanoshima 2-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
Priority Data:
2012-01649330.01.2012JP
Title (EN) DRIVER CIRCUIT
(FR) CIRCUIT D'ATTAQUE
(JA) ドライバ回路
Abstract: front page image
(EN) A driver circuit is provided with: first and second normally-on transistors (Q1, Q2); a first control circuit (1) for responding to a first control signal (φ1) and controlling the first transistor (Q1); a second control circuit (2) for responding to a second control signal (φ2) and controlling the second transistor (Q2); a capacitor (4) connected between first and second power nodes (1c, 1d) of the first control circuit (1); a power source (7) connected between third and fourth power nodes (2c, 2d) of the second control circuit (2); a switching element (5) connected between the first and fourth power nodes (1d, 2d); and a third control circuit (3) for turning on the switching element (5) when output voltage (VO) reaches approximately 0V.
(FR) Un circuit d'attaque est pourvu des éléments suivants : un premier et un second transistors normalement en marche (Q1, Q2) ; un premier circuit de commande (1) pour répondre à un premier signal de commande (φ1) et commander le premier transistor (Q1) ; un second circuit de commande (2) pour répondre à un deuxième signal de commande (φ2) et commander le deuxième transistor (Q2) ; un condensateur (4) raccordé entre les premier et second nœuds d'alimentation (1c, 1d) du premier circuit de commande (1) ; une source de puissance (7) connectée entre un troisième et un quatrième nœuds de d'alimentation (2c, 2d) du second circuit de commande (2) ; un élément de commutation (5) connecté entre les premier et quatrième nœuds d'alimentation (1d, 2d) ; et un troisième circuit de commande (3) pour allumer l'élément de commutation (5) lorsque la tension de sortie (VO) atteint environ 0 v.
(JA)  ドライバ回路は、ノーマリーオン型の第1および第2のトランジスタ(Q1,Q2)と、第1の制御信号(φ1)に応答して第1のトランジスタ(Q1)を制御する第1の制御回路(1)と、第2の制御信号(φ2)に応答して第2のトランジスタ(Q2)を制御する第2の制御回路(2)と、第1の制御回路(1)の第1および第2の電源ノード(1c,1d)間に接続されたコンデンサ(4)と、第2の制御回路(2)の第3および第4の電源ノード(2c,2d)間に接続された電源(7)と、第1および第4の電源ノード(1d,2d)間に接続されたスイッチ素子(5)と、出力電圧(VO)が約0Vになったときにスイッチ素子(5)をオンさせる第3の制御回路(3)とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)