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1. (WO2013114481) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/114481    International Application No.:    PCT/JP2012/006052
Publication Date: 08.08.2013 International Filing Date: 24.09.2012
IPC:
H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventors: NAGAI, Noriyuki; .
DOHI, Shigefumi;
Agent: MAEDA & PARTNERS; Osaka-Marubeni Bldg.5F,5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Priority Data:
2012-016633 30.01.2012 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)A semiconductor device is provided with: a first semiconductor chip (1), a second semiconductor chip (2) of a size smaller than the first semiconductor chip (1), the second semiconductor chip (2) being disposed facing the top surface of the first semiconductor chip (1); an expansion part (9) formed facing outward from the side surface of the second semiconductor chip (2); and a wiring substrate (3) with a top surface disposed facing the top surface of the first semiconductor chip (1) and disposed facing the bottom surface of the second semiconductor chip (2). The semiconductor device is formed on the bottom surface of the second semiconductor chip (2) and the bottom surface of the expansion part (9), and is further provided with a first line (10) connected to the wiring substrate (3).
(FR)Cette invention concerne un dispositif à semi-conducteur, comprenant : une première puce à semi-conducteur (1), une seconde puce à semi-conducteur (2) dont la taille est inférieure à celle de la première puce à semi-conducteur (1), la seconde puce à semi-conducteur (2) étant disposée face à la surface supérieure de la première puce à semi-conducteur (1) ; une partie d'extension (9) formée de manière à être orientée vers l'extérieur par rapport à la surface latérale de la seconde puce à semi-conducteur (2) ; et un substrat de câblage (3) dont une surface supérieure est disposée face à la surface supérieure de la première puce à semi-conducteur (1) et face à la surface inférieure de la seconde puce à semi-conducteur (2). Ledit dispositif à semi-conducteur est formé sur la surface inférieure de la seconde puce à semi-conducteur (2) et sur la surface inférieure de la partie d'extension (9), et il comprend en outre une première ligne (10) reliée au substrat de câblage (3).
(JA) 半導体装置は、第1の半導体チップ1と、上面が第1の半導体チップ1の上面と向かい合って配置され、第1の半導体チップ1のサイズよりも小さい第2の半導体チップ2と、第2の半導体チップ2の側面から外方に向かって形成された拡張部9と、上面が第1の半導体チップ1の上面と向かい合って配置され、かつ、上面が第2の半導体チップ2の下面と向かい合って配置された配線基板3とを備えている。半導体装置は、第2の半導体チップ2の下面および拡張部9の下面の上に形成され、配線基板3と接続された第1の配線10をさらに備えている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)