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1. (WO2013114477) SEMICONDUCTOR DEVICE AND PRODUCTION METHOD FOR SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/114477    International Application No.:    PCT/JP2012/005717
Publication Date: 08.08.2013 International Filing Date: 10.09.2012
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/12 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
KUDOU, Chiaki; (For US Only)
Inventors: KUDOU, Chiaki;
Agent: MAEDA & PARTNERS; Osaka-Marubeni Bldg.5F, 5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Priority Data:
2012-017812 31.01.2012 JP
Title (EN) SEMICONDUCTOR DEVICE AND PRODUCTION METHOD FOR SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
Abstract: front page image
(EN)A semiconductor device (100), comprising: a substrate (1) having a semiconductor layer (102); a trench (12) in the semiconductor layer (102); a gate insulating film (11) that covers the periphery and the inside surfaces of the trench (12); a gate electrode (8) upon the gate insulating film (11), having a peripheral section and a section that buries the trench (12); an interlayer insulating film (13) upon the gate electrode (8); and a cavity (50) sandwiched between the gate electrode (8) and the gate insulating film (11) in the periphery and upper ridge sections of the trench (12). In the upper section of the trench (12), the cavity (50) protrudes to the inside of the trench (12) in the gate insulating film (11) from an extension surface of the upper surface of the section that flatly covers the side surface of the trench (12).
(FR)Cette invention concerne un dispositif à semi-conducteur (100), comprenant : un substrat (1) présentant une couche de semi-conducteur (102) ; une tranchée (12) dans la couche de semi-conducteur (102) ; un film d'isolation de grille (11) qui recouvre la périphérie et les surfaces intérieures de la tranchée (12) ; une électrode de grille (8) sur le film d'isolation de grille (11), présentant une section périphérique et une section qui enterre la tranchée (12) ; un film isolant inter-couches (13) sur l'électrode de grille (8) ; et une cavité (50) prise en sandwich entre l'électrode de grille (8) et le film d'isolation de grille (11) dans les sections périphérique et de saillie supérieure de la tranchée (11). Dans la section supérieure de la tranchée (12) la cavité (50) fait saillie vers l'intérieur de la tranchée (12) dans le fil d'isolation de grille (11) à partir d'une surface d'extension de la surface supérieure de la section qui recouvre de manière plane la surface latérale de la tranchée (12).
(JA)半導体装置(100)は、半導体層(102)を有する基板(1)と、半導体層(102)のトレンチ(12)と、トレンチ(12)周囲及び内面を覆うゲート絶縁膜(11)と、トレンチ(12)を埋め込む部分及び周囲の部分を有するゲート絶縁膜(11)上のゲート電極(8)と、ゲート電極(8)上の層間絶縁膜(13)と、トレンチ(12)周囲及び上部周縁部にてゲート電極8とゲート絶縁膜(11)とに挟まれた空洞(50)とを備える。トレンチ(12)の上方にて、空洞(50)は、ゲート絶縁膜(11)のトレンチ(12)側面を平坦に覆う部分上面の延長面からトレンチ(12)内側にはみ出す。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)