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1. (WO2013111767) MULTILAYER CIRCUIT BOARD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/111767    International Application No.:    PCT/JP2013/051261
Publication Date: 01.08.2013 International Filing Date: 23.01.2013
IPC:
H05K 3/46 (2006.01)
Applicants: MURATA MANUFACTURING CO., LTD. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP)
Inventors: OTSUBO, Yoshihito; (JP)
Agent: MIYAZAKI & METSUGI; Chuo Odori FN Bldg., 3-8, Tokiwamachi 1-chome, Chuo-ku, Osaka-shi, Osaka 5400028 (JP)
Priority Data:
2012-015277 27.01.2012 JP
Title (EN) MULTILAYER CIRCUIT BOARD
(FR) CARTE DE CIRCUIT MULTICOUCHE
(JA) 多層配線基板
Abstract: front page image
(EN)Provided is a multilayer circuit board which generates little warping and degradation in surface flatness and can effectively minimize the occurrence of cracks. A multilayer circuit board (1) comprises a plurality of wires (5a, 5b) provided in a substrate body (2) from a first principal surface (2a) to a second principal surface (2b). The wires (5a, 5b) include: via conductors (6a, 8a) provided on each of at least two insulating layers on which wiring is configured; and via conductors (7a), which connect the via conductor (6a) provided on one insulating layer (2c) of adjoining insulating layers in the laminating direction and the via conductor (8a) provided on the other insulating layer (2d), and have a nonlinear shape.
(FR)l'invention porte sur une carte de circuit multicouche qui génère peu de déformation et de dégradation dans la planéité de surface, et qui peut efficacement réduire au minimum l'apparition de fissures. Une carte (1) de circuit multicouche comprend une pluralité de fils (5a, 5b) disposés d'une première surface principale (2a) vers une seconde surface principale (2b) dans un corps de substrat (2). Les fils (5a, 5b) comprennent : des conducteurs de trous d'interconnexion (6a, 8a) prévus sur chacune d'au moins deux couches isolantes sur lesquelles le câblage est configuré ; et des conducteurs de trous d'interconnexion (7a) qui relient le conducteur de trou d'interconnexion (6a) disposé sur une couche isolante (2c) parmi des couches isolantes adjacentes dans le sens de stratification, et le conducteur de trou d'interconnexion (8a) disposé sur l'autre couche isolante (2d), ces conducteurs de trous d'interconnexion ayant une forme non linéaire.
(JA) 反りや表面の平坦性の劣化が生じ難く、かつクラックの発生を効果的に抑制し得る多層配線基板を提供する。 基板本体2内において、第1の主面2aから第2の主面2bに向かって設けられている複数の配線5a,5bが備えられており、配線5a,5bが、配線が構成されている少なくとも2つの絶縁体層のそれぞれに設けられたビア導体6a,8aと、積層方向において隣り合う一方の絶縁体層2cに設けられたビア導体6aと他方の絶縁体層2dに設けられたビア導体8aとを接続しており、かつ非直線状の形状を有する配線導体7aを有する、多層配線基板1。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)