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1. (WO2013111371) FLASH NAND MEMORY DEVICE WITH STACKED BLOCKS AND COMMON WORDLINES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/111371    International Application No.:    PCT/JP2012/072527
Publication Date: 01.08.2013 International Filing Date: 29.08.2012
IPC:
G11C 5/02 (2006.01), G11C 5/06 (2006.01), G11C 8/08 (2006.01), G11C 8/12 (2006.01), G11C 16/04 (2006.01)
Applicants: KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP) (For All Designated States Except US).
OIKAWA, Kohei [JP/JP]; (For US Only)
Inventors: OIKAWA, Kohei;
Agent: KURATA, Masatoshi; c/o SUZUYE & SUZUYE, 6th floor, Kangin-Fujiya Bldg. 1-3-2, Toranomon, Minato-ku, Tokyo 1050001 (JP)
Priority Data:
2012-014015 26.01.2012 JP
Title (EN) FLASH NAND MEMORY DEVICE WITH STACKED BLOCKS AND COMMON WORDLINES
(FR) DISPOSITIF SEMI-CONDUCTEUR
Abstract: front page image
(EN)According to one embodiment, a semiconductor includes first and second cell blocks, a first word line, a logic circuit, and a control circuit. The first cell block is coupled between a first terminal and a second terminal. The second cell block is coupled between a third terminal and a fourth terminal. The first word line is coupled to a first memory cell in the first cell block and a second memory cell in the second cell block. The logic circuit is coupled to the second and fourth terminals. The control circuit is configured to control a voltage applied to the first word line to cause the first cell block and the second cell block to output an output voltage which is based on data stored in the first and second memory cells.
(FR)Selon un mode de réalisation, un semi-conducteur comprend un premier et un deuxième blocs de cellules, une première ligne de mots, un circuit logique et un circuit de commande. Le premier bloc de cellules est couplé entre une première borne et une deuxième borne. Le deuxième bloc de cellules est couplé entre une troisième borne et une quatrième borne. La première ligne de mots est couplée à une première cellule mémoire dans le premier bloc de cellules et à une deuxième cellule mémoire dans le deuxième bloc de cellules. Le circuit logique est couplé à la deuxième et à la quatrième borne. Le circuit de commande est conçu pour réguler une tension appliquée à la première ligne de mots pour faire que le premier bloc de cellules et le deuxième bloc de cellules émettent une tension de sortie qui dépend des données enregistrées dans la première et la deuxième cellule mémoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)