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1. (WO2013111212) ELECTRONIC COMPONENT MANUFACTURING METHOD AND ELECTRODE STRUCTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/111212    International Application No.:    PCT/JP2012/006104
Publication Date: 01.08.2013 International Filing Date: 25.09.2012
Chapter 2 Demand Filed:    29.03.2013    
IPC:
H01L 21/285 (2006.01), C23C 14/06 (2006.01), C23C 14/35 (2006.01), C23C 14/58 (2006.01), H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01), H01L 29/78 (2006.01)
Applicants: CANON ANELVA CORPORATION [JP/JP]; 2-5-1, Kurigi, Asao-ku, Kawasaki-shi, Kanagawa 2158550 (JP)
Inventors: MATSUO, Akira; (JP).
SHIBUYA, Yohsuke; (JP).
KITANO, Naomu; (JP).
MORIMOTO, Eitaroh; (JP).
YAMAZAKI, Koji; (JP).
SATO, Yu; (JP).
SEINO, Takuya; (JP)
Agent: OKABE, Yuzuru; 22F, Marunouchi Kitaguchi Bldg., 1-6-5 Marunouchi, Chiyoda-ku, Tokyo 1000005 (JP)
Priority Data:
2012-012240 24.01.2012 JP
Title (EN) ELECTRONIC COMPONENT MANUFACTURING METHOD AND ELECTRODE STRUCTURE
(FR) PROCÉDÉ DE FABRICATION DE COMPOSANTS ÉLECTRONIQUES, ET STRUCTURE D'ÉLECTRODE
(JA) 電子部品の製造方法及び電極構造
Abstract: front page image
(EN)The purpose of the present invention is to provide an electronic component manufacturing method, whereby a size reduction of a trench opening can be suppressed and diffusion of a metal film embedded in a trench section can be suppressed. One embodiment of the present invention is an electronic component manufacturing method characterized in having: a step of forming a first electrode configuration layer (for instance, a TiAl film) in a recessed section (for instance, a trench section) formed in a subject to be processed; a step of forming an extremely thin barrier layer (for instance, a TiAlN film) by forming a nitride layer by plasma nitriding a surface of the first electrode configuration layer; and a step of forming a second electrode configuration layer (for instance, an Al wiring layer) on the extremely thin barrier layer.
(FR)Cette invention concerne un procédé de fabrication de composants électroniques permettant de supprimer la réduction des dimensions d'une ouverture de tranchée et permettant de supprimer la diffusion d'un film métallique encastré dans une section de tranchée. Selon un mode de réalisation, l'invention concerne un procédé de fabrication de composants électroniques, caractérisé en ce qu'il comprend : une étape consistant à former une première couche de configuration d'électrode (par exemple, une couche de TiAl) dans une section renfoncée (par exemple, une section de tranchée) ménagée dans un article à traiter ; une étape consistant à former une couche barrière extrêmement mince (par exemple, une couche de TiAlN) par formation d'une couche de nitrure par nitruration au plasma d'une surface de la première couche de configuration d'électrode ; et une étape consistant à former une seconde couche de configuration d'électrode (par exemple, une couche de câblage en Al) sur la couche barrière extrêmement mince.
(JA) 本発明は、トレンチ開口部の減少を抑制し、トレンチ部へ埋め込まれる金属膜の拡散を抑制することが可能な、電子部品の製造方法を提供することを目的とする。本発明の一実施形態は、電子部品の製造方法であって、被処理体に形成された凹部(例えば、トレンチ部)内に、第1の電極構成層(例えば、TiAl膜)を形成し、第1の電極構成層の表面をプラズマ窒化して窒化層を形成することにより極薄バリア層(例えば、TiAlN膜)を形成し、極薄バリア層上に第2の電極構成層(例えば、Al配線層)を形成する工程を有することを特徴とする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)