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1. (WO2013110717) METHOD FOR DETECTING A FAULT INJECTED IN HARDWARE REGISTERS OF AN ELECTRONIC DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/110717    International Application No.:    PCT/EP2013/051361
Publication Date: 01.08.2013 International Filing Date: 24.01.2013
IPC:
G06F 21/55 (2013.01), H04L 9/06 (2006.01)
Applicants: GEMALTO SA [FR/FR]; 6, Rue de La Verrerie F-92190 Meudon (FR)
Inventors: VILLEGAS, Karine; (FR).
PAHAUT, Olivier; (FR)
Priority Data:
12305092.4 25.01.2012 EP
Title (EN) METHOD FOR DETECTING A FAULT INJECTED IN HARDWARE REGISTERS OF AN ELECTRONIC DEVICE
(FR) PROCÉDÉ DE DÉTECTION D'UN DÉFAUT INJECTÉ DANS DES REGISTRES INTERNES D'UN DISPOSITIF ÉLECTRONIQUE
Abstract: front page image
(EN)The present invention relates to a cryptographic method (M) for detecting a fault injected in hardware registers (reg) of a processor in a secured electronic device used for computing a cryptographic algorithm (P) using a secret element (Se) and a second element (a), said hardware registers (reg) being used for the computation of another first function (f), said method comprising the steps of: loading said secret element (Se) and said second element (a) in said hardware registers (reg); applying at least one operation of said cryptographic algorithm (P) using said loaded secret element (Se) and said loaded second element (a) to generate a first cryptographic output result (rc1); applying said first function (f) using said loaded secret element (Se) and said loaded second element (a) to generate a first intermediate result (rs1); - applying a function (g) using said cryptographic output result (rc1) and said first intermediate result (rs1) to generate a second intermediate result (rs2); loading a transform of said secret element (Sej) and a transform of said second element (a-r) in said hardware registers (reg); - applying said first function (f) on the loaded transform of said secret element (Se-r) and on the loaded transform of said second element (a-r) to generate a third intermediate result (rs3) to verify that the function (g) applied on said first cryptographic output (rc1 ), said second intermediate result (rs2) and said third intermediate result (rs3) is equal to the first cryptographic output (rc1); applying said function (g) using said second intermediate result (rs2) and said third intermediate result (rs3) to generate a fourth intermediate result (rs4); comparing said first cryptographic output result (rd ) and said fourth intermediate result (rs4); if said comparison operation failed, applying a countermeasure on the secured electronic device so that no equipment accesses the first cryptographic output result (rc1).
(FR)La présente invention concerne un procédé cryptographique (M) destiné à détecter un défaut injecté dans des registres (reg) internes d'un processeur dans un dispositif électronique sécurisé utilisé pour calculer un algorithme cryptographique (P) à l'aide d'un élément secret (Se) et un second élément (a), lesdits registres (reg) internes étant utilisés pour le calcul d'une autre première fonction (f), ledit procédé comprenant les étapes consistant à: charger ledit élément secret (Se) et ledit second élément (a) dans lesdits registres (reg) internes ; appliquer au moins une opération dudit algorithme cryptographique (P) à l'aide dudit élément secret (Se) chargé et ledit second élément (a) chargé pour générer un premier résultat de sortie cryptographique (rc1) ; appliquer ladite première fonction (f) à l'aide dudit élément secret (Se) chargé et ledit second élément (a) chargé pour générer un premier résultat intermédiaire (rs1) ; appliquer une fonction (g) à l'aide dudit résultat de sortie cryptographique (rc1) et ledit premier résultat intermédiaire (rs1) pour générer un deuxième résultat intermédiaire (rs2) ; charger une transformée dudit élément secret (Sej) et une transformée dudit second élément (a-r) dans lesdits registres (reg) internes ; appliquer ladite première fonction (f) sur la transformée chargée dudit élément secret (Se-r) et sur la transformée chargée dudit second élément (a-r) pour générer un troisième résultat intermédiaire (rs3) pour vérifier que la fonction (g) appliquée sur ladite première sortie cryptographique (rc1), ledit deuxième résultat intermédiaire (rs2) et ledit troisième résultat intermédiaire (rs3) est égale à la première sortie cryptographique (rc1) ; appliquer ladite fonction (g) à l'aide dudit deuxième résultat intermédiaire (rs2) et ledit troisième résultat intermédiaire (rs3) pour générer un quatrième résultat intermédiaire (rs4) ; comparer ledit premier résultat de sortie cryptographique (rd) et ledit quatrième résultat intermédiaire (rs4) ; si ladite opération de comparaison a échoué, appliquer une contre-mesure sur le dispositif électronique sécurisé de sorte qu' aucun équipement n'accède au premier résultat de sortie cryptographique (rc1).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)