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1. (WO2013058872) MECHANICAL SUPPRESSION OF PARASITIC PLASMA IN SUBSTRATE PROCESSING CHAMBER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/058872    International Application No.:    PCT/US2012/052789
Publication Date: 25.04.2013 International Filing Date: 29.08.2012
IPC:
H01L 21/205 (2006.01)
Applicants: NOVELLUS SYSTEMS, INC. [US/US]; 4000 N. First Street San Jose, California 95134 (US) (For All Designated States Except US).
KEIL, Douglas [US/US]; (US) (For US Only).
AUGUSTYNIAK, Edward [US/US]; (US) (For US Only).
LEESER, Karl [US/US]; (US) (For US Only).
SABRI, Mohamed [US/US]; (US) (For US Only)
Inventors: KEIL, Douglas; (US).
AUGUSTYNIAK, Edward; (US).
LEESER, Karl; (US).
SABRI, Mohamed; (US)
Agent: WIGGINS, Michael D.; Harness, Dickey & Pierce, P.L.C. P.O. Box 828 Bloomfield Hills, Michigan 48303 (US)
Priority Data:
61/547,962 17.10.2011 US
13/303,386 23.11.2011 US
Title (EN) MECHANICAL SUPPRESSION OF PARASITIC PLASMA IN SUBSTRATE PROCESSING CHAMBER
(FR) SUPPRESSION MÉCANIQUE D'UN PLASMA PARASITE DANS UNE CHAMBRE DE TRAITEMENT DE SUBSTRAT
Abstract: front page image
(EN)A system for reducing parasitic plasma in a semiconductor process comprises a first surface and a plurality of dielectric layers that are arranged between an electrode and the first surface. The first surface and the electrode have substantially different electrical potentials. The plurality of dielectric layers defines a first gap between the electrode and one of the plurality of dielectric layers, a second gap between adjacent ones of the plurality of dielectric layers, and a third gap between a last one of the plurality of dielectric layers and the first surface. A number of the plurality of dielectric layers and sizes of the first gap, the second gap and the third gap are selected to prevent parasitic plasma between the first surface and the electrode during the semiconductor process.
(FR)Selon la présente invention, un système qui permet de diminuer le plasma parasite au cours d'un processus de semi-conducteur comprend une première surface et une pluralité de couches diélectriques qui se trouvent entre une électrode et la première surface. La première surface et l'électrode ont des potentiels électriques sensiblement différents. La pluralité de couches diélectriques délimite un premier espace entre l'électrode et l'une des couches de la pluralité de couches diélectriques, un deuxième espace entre les couches adjacentes de la pluralité de couches diélectriques, et un troisième espace entre une dernière couche de la pluralité de couches diélectriques et la première surface. Le nombre de couches diélectriques et les dimensions du premier, du deuxième et du troisième espace sont choisis de manière à ce qu'il n'y ait pas de plasma parasite entre la première surface et l'électrode au cours du processus de semi-conducteur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)