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1. (WO2013057886) INTEGRATED CIRCUIT, MULTICORE PROCESSOR APPARATUS, AND METHOD FOR MANUFACTURING INTEGRATED CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/057886    International Application No.:    PCT/JP2012/006285
Publication Date: 25.04.2013 International Filing Date: 02.10.2012
Chapter 2 Demand Filed:    29.03.2013    
IPC:
H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventors: MORIMOTO, Takashi; .
HASHIMOTO, Takashi;
Agent: SAMEJIMA, Mutsumi; AOYAMA & PARTNERS, Umeda Hankyu Bldg. Office Tower, 8-1, Kakuda-cho, Kita-ku, Osaka-shi, Osaka 5300017 (JP)
Priority Data:
2011-227918 17.10.2011 JP
Title (EN) INTEGRATED CIRCUIT, MULTICORE PROCESSOR APPARATUS, AND METHOD FOR MANUFACTURING INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ, APPAREIL À PROCESSEUR MULTICOEUR ET PROCÉDÉ DE FABRICATION DE CIRCUIT INTÉGRÉ
(JA) 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法
Abstract: front page image
(EN)Provided is a three-dimensional integrated circuit wherein manufacture cost is suppressed by having a common mask for manufacturing chips that constitute the three-dimensional integrated circuit, specifically by having also a common buffer region for bumps. This integrated circuit configured by laminating a plurality of chips includes first and second chips having same layout of penetrating silicon electrodes, has the first chip connected to a board with first bumps therebetween, and has, in the first chip, a first number of penetrating silicon electrodes connected to one first bump, said first number being a natural number of 2 or more.
(FR)La présente invention concerne un circuit intégré tridimensionnel pour lequel le coût de fabrication est supprimé par le fait qu'il comporte un masque commun de fabrication de puce qui constitue le circuit intégré tridimensionnel, et plus particulièrement par le fait qu'il comporte également une région tampon commune pour les bosses. Ce circuit intégré configuré par stratification d'une pluralité de puces comprend des première et seconde puces présentant la même disposition des électrodes au silicium à pénétration, comporte la première puce connectée à une carte imprimée, les premières bosses se trouvant entre celles-ci, et comporte, dans la première puce, un premier nombre d'électrodes au silicium à pénétration connectées à une première bosse, ledit premier nombre étant un entier naturel supérieur ou égal à 2.
(JA)三次元集積回路を構成する各チップにおいて、チップ製造のためのマスクを共通のものとし、特に、バンプのためのバッファの領域も共通のものとして、製造コストを抑えた三次元集積回路を提供する。本発明に係る集積回路は、複数のチップを積層して構成される集積回路であって、シリコン貫通電極のレイアウトが同じである第1及び第2のチップを含み、第1のチップは、第1のバンプを介してボードに接続され、第1のチップにおいて、第1の個数のシリコン貫通電極が1つの第1のバンプに接続され、第1の個数は、2以上の自然数である。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)