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1. (WO2013057707) A METHOD AND CIRCUIT STRUCTURE FOR SUPPRESSING SINGLE EVENT TRANSIENTS OR GLITCHES IN DIGITAL ELECTRONIC CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/057707    International Application No.:    PCT/IB2012/055738
Publication Date: 25.04.2013 International Filing Date: 19.10.2012
IPC:
H03K 19/20 (2006.01), H03K 19/007 (2006.01), H03K 19/003 (2006.01), G06F 11/14 (2006.01), G06F 11/07 (2006.01)
Applicants: NELSON MANDELA METROPOLITAN UNIVERSITY [ZA/ZA]; Room 1207, 12th Floor, Main Building, Nelson Mandela Metropolitan University Summerstrand Campus (South), University Way, Summerstrand 6031 Port Elizabeth (ZA)
Inventors: SMITH, Farouk; (ZA)
Agent: VON SEIDELS INTELLECTUAL PROPERTY ATTORNEYS; P O Box 440 Century City 7446 Cape Town (ZA)
Priority Data:
2011/07718 21.10.2011 ZA
2011/07719 21.10.2011 ZA
2012/00683 27.01.2012 ZA
Title (EN) A METHOD AND CIRCUIT STRUCTURE FOR SUPPRESSING SINGLE EVENT TRANSIENTS OR GLITCHES IN DIGITAL ELECTRONIC CIRCUITS
(FR) PROCÉDÉ ET STRUCTURE DE CIRCUITS DE SUPPRESSION DE SIGNAUX TRANSITOIRES OU DE DÉFORMATION DE SIGNAUX LIÉS À UN SEUL ÉVÉNEMENT DANS DES CIRCUITS ÉLECTRONIQUES NUMÉRIQUES
Abstract: front page image
(EN)A circuit structure (200) for suppressing single event transients (SETs) or glitches in digital electronic circuits is provided. The circuit structure includes a first input (100) which receives an output of a digital electronic circuit (A), a second input (100') which receives a redundant or duplicated output of the digital electronic circuit (Α'), and two sub-circuits (102, 106) that each receive the inputs and have one output. One of the sub-circuits is insensitive to a change in the value of one of its inputs when the inputs are in a first logic state and the other sub-circuit is insensitive to a change in the value of one of the inputs when the inputs are in a second, inverted logic state. The sub- circuit outputs are input into a two-input multiplexer (202) which has its output (204) connected to its selection port (SEL), and the sub-circuits are arranged so that the sub-circuit which is insensitive to a change in the value of one of its inputs is selected whenever the output of the multiplexer changes. The multiplexer output (204) is provided as a final output in which SETs and glitches have been suppressed.
(FR)La présente invention concerne une structure de circuit (220) de suppression de signaux transitoires ou de déformation de signaux liés à un seul événement (SET) dans des circuits électroniques numériques. Selon l'invention, la structure de circuit comprend une première entrée (100) qui reçoit une sortie d'un circuit électronique numérique (A), une seconde entrée (100') qui reçoit une sortie redondante ou dupliquée du circuit électronique numérique (A'), et deux sous-circuits (102, 106) qui reçoivent tous les deux les entrées et comprennent une sortie. L'un des sous-circuits est insensible à une variation de la valeur de l'une de ses entrées lorsque les entrées sont dans un premier état logique et l'autre sous-circuit est insensible à une variation de la valeur de l'une des entrées lorsque les entrées sont dans un second état logique inversé. Les sorties de sous-circuits sont délivrées à un multiplexeur à deux entrées (202) dont la sortie (204) est connectée à son port de sélection (SEL), et les sous-circuits sont agencés de sorte que le sous-circuit insensible à une variation de la valeur de l'une de ses entrées soit sélectionné à chaque fois que la sortie du multiplexeur varie. La sortie (204) de multiplexeur est délivrée en tant que sortie finale dans laquelle ont été supprimées les SET et les déformations de signaux.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)