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1. (WO2013055453) SOLDER-COATED COPPER STUD BUMP WAFER LEVEL PACKAGE AND MANUFACTURING METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/055453    International Application No.:    PCT/US2012/052112
Publication Date: 18.04.2013 International Filing Date: 23.08.2012
IPC:
H01L 21/60 (2006.01), H01L 23/485 (2006.01), H01L 25/065 (2006.01), H01L 21/56 (2006.01), H01L 23/31 (2006.01)
Applicants: CONEXANT SYSTEMS, INC. [US/US]; 4000 MacArthur Boulevard Newport Beach, CA 92660 (US) (For All Designated States Except US).
WARREN, Robert, W. [US/US]; (US) (For US Only).
ROSSI, Nic [FR/CN]; (HK) (For US Only).
LEE, Hyun, Jung [US/US]; (US) (For US Only)
Inventors: WARREN, Robert, W.; (US).
ROSSI, Nic; (HK).
LEE, Hyun, Jung; (US)
Agent: FARJAMI, Farshad; Farjami & Farjami LLP 26522 La Alameda Ave, Suite 360 Mission Viejo, CA 92691 (US)
Priority Data:
13/270,012 10.10.2011 US
Title (EN) SOLDER-COATED COPPER STUD BUMP WAFER LEVEL PACKAGE AND MANUFACTURING METHOD THEREOF
(FR) ENSEMBLE DE NIVEAU DE TRANCHE DE BOSSAGE DE TYPE PLOT EN CUIVRE
Abstract: front page image
(EN)There is provided a semiconductor stud bump wafer level package (110, 201, 301) and a manufacturing method thereof, comprising a semiconductor die (112, 212a, 212b, 312a, 312b) having a plurality of bond pads (130) on a top surface thereof, a plurality of metallic (e.g. copper) stud bumps (120, 220, 320) mechanically and electrically coupled to said plurality of bond pads (130), a plurality of solder balls (160, 260, 360) mechanically and electrically coupled to said plurality of metallic stud bumps (120, 220, 320) and a mould compound (140, 240, 340) encapsulating the plurality of metallic stud bumps (120, 220, 320) while exposing a top surface of each of the plurality of metallic stud bumps (120, 220, 320). In one embodiment, singulation of the wafer (101) is performed after connecting the solder balls (160) to the stud bumps (120) and subsequent testing of die proper functionality and die marking. In another embodiment, singulation of the wafer is performed before forming the mould compound (240), wherein singulated dies (212a, 212b) are mounted on a substrate (215) and subsequently encapsulated. In still another embodiment, singulated dies (312a, 312b) are mounted on a substrate (315) and bond pads (330a, 330b) at die perimeter are wire-bonded to the substrate (315), advantageously during the same manufacturing step as when the stud bumps (360) are formed, after which the moulded compound (340) is formed. Advantageously, the metallic stud bumps (120, 220, 320) may be provided using standard wirebonding equipment by directly bonding to a die bond pad (130), for example having a single aluminium finish, avoiding the conventional wafer level package requirement for photolithography and deposition steps to provide a multi-layer metallic routing structure to an array of under bump metal (UBM) pads. As a result, reduced cycle times, lower cost, and reduced complexity may be provided.
(FR)La présente invention porte sur un système et sur un procédé pour un ensemble de niveau de tranche de bossage de type plot en cuivre. L'invention porte également sur un ensemble semi-conducteur comprenant une matrice de semi-conducteur ayant une pluralité d'aires de soudure sur une surface supérieure de celle-ci, une pluralité de bossages de type plot métalliques couplés mécaniquement et électriquement à ladite pluralité d'aires de soudure, et une pluralité de globules de soudure couplées mécaniquement et électriquement à ladite pluralité de bossages de type plot métalliques. De manière avantageuse, les bossages de type plot métalliques peuvent être fournis à l'aide d'un équipement de report de puces nues standard, évitant l'exigence d'ensemble de niveau de tranche classique pour des étapes de dépôt et de photolithographie pour fournir une structure de routage métallique multicouche. Par suite, des temps de cycle réduits, un coût réduit et une complexité réduite peuvent être fournis. Des procédés de fabrication en variante utilisant des bossages de type plot métalliques peuvent également supporter des ensembles multi-matrice ayant des matrices de différentes tranches et des ensembles ayant des aires de périmètre de matrice connectées par fils aux substrats.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)