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1. (WO2013054505) THIN FILM TRANSISTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/054505    International Application No.:    PCT/JP2012/006462
Publication Date: 18.04.2013 International Filing Date: 09.10.2012
Chapter 2 Demand Filed:    29.07.2013    
IPC:
H01L 21/20 (2006.01), H01L 21/336 (2006.01), H01L 29/786 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventors: KAWASHIMA, Takahiro; .
ODA, Tomohiko; .
NISHITANI, Hikaru;
Agent: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Priority Data:
2011-225307 12.10.2011 JP
2011-225308 12.10.2011 JP
Title (EN) THIN FILM TRANSISTOR DEVICE
(FR) DISPOSITIF DE TRANSISTOR À COUCHES MINCES
(JA) 薄膜トランジスタ装置
Abstract: front page image
(EN)This thin film transistor device is equipped with a gate electrode (102) formed on a substrate (101), a gate insulation film (103) formed on the gate electrode (102), a crystalline silicon thin film (104) formed on the gate insulation film (103) and having a channel region, an amorphous silicon thin film (105) formed on the crystalline silicon thin film (104), and a source electrode (108S) and drain electrode (108D) formed above the channel region. The half-width of the Raman bands corresponding to the characteristic phonon modes of the crystalline silicon thin film (104) is at least 5.0 but less than 6.0 cm-1, and the mean crystal grain diameter of the crystalline silicon thin film (104) is approximately 50 to 300 nm inclusive.
(FR)La présente invention a trait à un dispositif de transistor à couches minces qui est équipé d'une électrode de grille (102) qui est formée sur un substrat (101), d'un film isolant de grille (103) qui est formé sur l'électrode de grille (102), d'une couche mince de silicium cristallisé (104) qui est formée sur le film isolant de grille (103) et qui est dotée d'une région de canal, d'une couche mince de silicium amorphe (105) qui est formée sur la couche mince de silicium cristallisé (104), et d'une électrode de source (108S) ainsi que d'une électrode de drain (108D) qui sont formées au-dessus de la région de canal. La demi-largeur des bandes Raman correspondant aux modes de phonon caractéristiques de la couche mince de silicium cristallisé (104) est au moins égale à 5,0 mais inférieure à 6,0 cm-1, et le diamètre de grain cristallin moyen de la couche mince de silicium cristallisé (104) est approximativement de 50 à 300 nm inclus.
(JA) 本開示の薄膜トランジスタ装置は、基板(101)上に形成されたゲート電極(102)と、ゲート電極(102)上に形成されたゲート絶縁膜(103)と、ゲート絶縁膜(103)上に形成され、チャネル領域を有する結晶シリコン薄膜(104)と、結晶シリコン薄膜(104)上に形成された非晶質シリコン薄膜(105)と、チャネル領域の上方に形成されたソース電極(108S)及びドレイン電極(108D)と、を備え、結晶シリコン薄膜(104)の固有のフォノンモードに対応するラマンバンド半値幅は、5.0以上6.0cm-1未満であり、結晶シリコン薄膜(104)の平均結晶粒径は、約50以上300nm以下である。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)