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1. (WO2013052466) STUB MINIMIZATION FOR MULTI-DIE WIREBOND ASSEMBLIES WITH ORTHOGONAL WINDOWS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/052466    International Application No.:    PCT/US2012/058434
Publication Date: 11.04.2013 International Filing Date: 02.10.2012
IPC:
H01L 25/065 (2006.01), H01L 23/49 (2006.01), H01L 23/13 (2006.01), G11C 5/04 (2006.01), G11C 5/06 (2006.01), H01L 25/10 (2006.01), H01L 23/00 (2006.01), H01L 23/31 (2006.01)
Applicants: INVENSAS CORPORATION [US/US]; 2702 Orchard Parkway San Jose, CA 95134 (US)
Inventors: CRISP, Richard, Dewitt; (US).
ZOHNI, Wael; (US).
HABA, Belgacem; (US).
LAMBRECHT, Frank; (US)
Agent: KARLIN, Joseph, H.; Lerner, David, Littenberg, Krumholz & Mentlik, LLP 600 South Avenue West Westfield, NJ 07090 (US)
Priority Data:
61/542,553 03.10.2011 US
13/354,772 20.01.2012 US
13/439,317 04.04.2012 US
13/440,515 05.04.2012 US
Title (EN) STUB MINIMIZATION FOR MULTI-DIE WIREBOND ASSEMBLIES WITH ORTHOGONAL WINDOWS
(FR) RÉDUCTION AU MINIMUM DES STUBS POUR MONTAGES À CONNEXIONS DES FILS À DÉS MULTIPLES AVEC FENÊTRES ORTHOGONALES
Abstract: front page image
(EN)A microelectronic package (10) can include a substrate (20) having first, second, and third apertures (26a, 30b, 30c) extending between first and second surfaces (21, 23) thereof, first, second, and third microelectronic elements (30a, 34b, 34c) each having a surface (31) facing the first surface, and a plurality of terminals (25a) exposed at a central region (23) of the second surface. The apertures (26a, 30b, 30c) can have first, second, and third axes (29a, 33b, 33c) extending in directions of the lengths of the respective apertures. The first and second axes (29a, 33b) can be parallel to one another. The third axis (29c) can be transverse to the first axis (29a). The central region (23) of the second surface (22) of the substrate (20) can be disposed between the first and second axes (29a, 33b). The terminals (25a) can be configured to carry address information usable by circuitry within the microelectronic package (10) to determine an addressable memory location from among all the available addressable memory locations of a memory storage array of at least one of the microelectronic elements (30a, 34b, 34c).
(FR)Un boîtier micro-électronique (10) peut comprendre un substrat (20) possédant des première, deuxième et troisième ouvertures (26a, 30b, 30c) s'étendant entre des première et deuxième surfaces (21, 23) de celui-ci, des premier, deuxième et troisième éléments micro-électroniques (30a, 34b, 34c) possédant chaun une surface (31) faisant face à la première surface, et une pluralité de bornes (25a) exposées au niveau d'un région centrale (23) de la deuxième surface. Les ouvertures (26a, 26b, 30c) peuvent posséder des premier, deuxième et troisième axes parallèles (29a, 33b, 33c) s'étendant dans le sens de la longueur des ouvertures respectives. Les premier et deuxième axes (29a, 33b) peuvent être parallèles l'un à l'autre. Le troisième axe (29c) peut être transversal au premier axe (29a). La région centrale (23) de la deuxième surface (22) du substrat (20) peut être disposée entre les premier et deuxième axes (29a, 29b). Les bornes (25a) peuvent être configurées pour transporter des informations utilisables par des circuits du boîtier micro-électronique (10) pour déterminer un emplacement de mémoire adressable parmi tous les emplacements de mémoire adressables disponibles d'une matrice de mémoire d'au moins un des éléments micro-électroniques (30a, 34b, 34c).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)