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1. (WO2013052441) STUB MINIMIZATION FOR WIREBOND STACKED ASSEMBLIES WITHOUT WINDOWS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/052441    International Application No.:    PCT/US2012/058398
Publication Date: 11.04.2013 International Filing Date: 02.10.2012
Chapter 2 Demand Filed:    03.10.2013    
IPC:
H01L 23/498 (2006.01), H01L 25/065 (2006.01), G11C 5/02 (2006.01), G11C 5/06 (2006.01), H01L 23/00 (2006.01), G11C 5/04 (2006.01), H01L 23/13 (2006.01), H01L 23/31 (2006.01), H01L 23/34 (2006.01), H01L 23/36 (2006.01), H01L 23/48 (2006.01), H01L 25/18 (2006.01)
Applicants: INVENSAS CORPORATION [US/US]; 3025 Orchard Parkway San Jose, CA 95134 (US)
Inventors: CRISP, Richard, Dewitt; (US).
ZOHNI, Wael; (US).
HABA, Belgacem; (US).
LAMBRECHT, Frank; (US)
Agent: NEFF, Daryl, K.; Lerner, David, Littenberg, Krumholz & Mentlik,LLP 600 South Avenue West Westfield, NJ 07090 (US).
KARLIN, Joseph, H.; Lerner, David, Littenberg, Krumholz & Mentlik,LLP 600 South Avenue West Westfield, NJ 07090 (US)
Priority Data:
61/542,553 03.10.2011 US
61/600,271 17.02.2012 US
13/440,299 05.04.2012 US
61/542,488 03.10.2011 US
Title (EN) STUB MINIMIZATION FOR WIREBOND STACKED ASSEMBLIES WITHOUT WINDOWS
(FR) RÉDUCTION AU MINIMUM DES STUBS POUR MONTAGES À CONNEXIONS DES FILS SANS FENÊTRE
Abstract: front page image
(EN)A microelectronic package (100) can include a plurality of vertically stacked semiconductor chips 632, 637, the front face of at least one chip facing away from a first substrate surface (108), one or more columns (138, 143) of contacts (132) extending in a first direction (142) along surface (108). Columns (104A, 107B, 109A, 109B) of terminals (105 107) exposed at a second substrate surface (110) extend in the first direction. First terminals (105) disposed in a central region (112) of surface (110) which has width (152) not more than three and one-half times a minimum pitch (150) of the columns of terminals can be configured to carry address information usable to determine an addressable memory location. An axial plane of the at least one semiconductor chip can intersect the central region.
(FR)Un boîtier micro-électronique (100) peut comprendre une pluralité de puces semi-conductrices empilées verticalement (632, 637), la face avant d'au moins une puce tournée à l'opposé d'une première surface de substrat (108), une ou plusieurs colonnes (138, 143) de contacts (132) s'étendant dans une première direction (142) le long d'une surface (108). Les colonnes (104A, 107B, 109A, 109B) des bornes (105, 107) exposées au niveau d'une deuxième surface de substrat (110) s'étendent dans la première direction. Les premières bornes (105) disposées dans une région centrale (112) de la surface (110) dont la largeur (152) n'est pas supérieure à trois fois et demi un pas minimum (150) des colonnes des bornes peuvent être configurées pour transporter des informations d'adresse utilisables pour déterminer un emplacement de mémoire adressable. Un plan axial de la au moins une puce semiconductrice peut couper la région centrale.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)