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1. (WO2013052323) STUB MINIMIZATION USING DUPLICATE SETS OF TERMINALS FOR WIREBOND ASSEMBLIES WITHOUT WINDOWS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/052323    International Application No.:    PCT/US2012/057200
Publication Date: 11.04.2013 International Filing Date: 26.09.2012
IPC:
H01L 25/065 (2006.01), H01L 23/49 (2006.01), G11C 5/02 (2006.01), G11C 5/06 (2006.01), G11C 5/04 (2006.01)
Applicants: INVENSAS CORPORATION [US/US]; 2702 Orchard Parkway San Jose, CA 95134 (US)
Inventors: CRISP, Richard, Dewitt; (US).
HABA, Belgacem; (US).
LAMBRECHT, Frank; (US).
ZOHNI, Wael; (US)
Agent: NEFF, Daryl, K.; Lerner, David, Littenberg, Krumholz & Mentlik, Llp 600 South Avenue West Westfield, NJ 07090 (US)
Priority Data:
61/542,553 03.10.2011 US
13/440,280 05.04.2012 US
61/600,527 17.02.2012 US
Title (EN) STUB MINIMIZATION USING DUPLICATE SETS OF TERMINALS FOR WIREBOND ASSEMBLIES WITHOUT WINDOWS
(FR) RÉDUCTION MAXIMALE DES BOUTS AU MOYEN D'ENSEMBLES DOUBLES DE BORNES POUR ENSEMBLES À CONNEXION DE FILS SANS FENÊTRES
Abstract: front page image
(EN)A microelectronic assembly (200) can include a microelectronic package (100, 101A) connected with a circuit panel (154). The package (100A) has a substrate (102), a microelectronic element (101) having a front face (105) facing away from the substrate, and conductive structure (112) extending above the front face connecting the microelectronic element and substrate. First terminals (104) exposed at a surface (110) of the substrate may be in first and second sets (114, 125) on respective sides of a theoretical axis (132), each set configured to carry address information usable to determine an addressable memory location of a memory storage array. Signal assignments of the first terminals in the first set can be a mirror image of the signal assignments of the first terminals in the second set.
(FR)Un montage microélectronique (200) peut comprendre un boîtier microélectronique (100, 101A) connecté à un panneau (154) à circuits. Le boîtier (100A) comprend un substrat (102), un élément microélectronique (101) présentant une face avant (105) orientée à l'opposé du substrat et une structure conductrice (112) s'étendant au-dessus de la face avant connectant l'élément microélectronique et le substrat. Des premières bornes (104) exposées au niveau d'une surface (110) du substrat peuvent se trouver dans des premier et second ensembles (114, 125) sur les côtés respectifs d'un axe théorique (132), chaque ensemble étant configuré pour transporter des informations d'adresse utilisables pour déterminer un emplacement de mémoire adressable d'une matrice de mémoire adressable. Les attributions de signal des premières bornes du premier ensemble peuvent être une image inversée des attributions de signal des premières bornes du deuxième ensemble.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)