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1. (WO2013052320) STUB MINIMIZATION USING DUPLICATE SETS OF SIGNAL TERMINALS IN ASSEMBLIES WITHOUT WIREBONDS TO PACKAGE SUBSTRATE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/052320    International Application No.:    PCT/US2012/057170
Publication Date: 11.04.2013 International Filing Date: 26.09.2012
IPC:
H01L 25/065 (2006.01), H01L 23/498 (2006.01), H01L 23/538 (2006.01)
Applicants: INVENSAS CORPORATION [US/US]; 2702 Orchard Parkway San Jose, CA 95134 (US)
Inventors: CRISP, Richard, Dewitt; (US).
ZOHNI, Wael; (US).
HABA, Belgacem; (US).
LAMBRECHT, Frank; (US)
Agent: KARLIN, Joseph, H.; Lerner, David, Littenberg, Krumholz & Mentlik, LLP 600 South Avenue West Westfield, NJ 07090 (US)
Priority Data:
61/542,553 03.10.2011 US
61/600,483 17.02.2012 US
13/439,273 04.04.2012 US
Title (EN) STUB MINIMIZATION USING DUPLICATE SETS OF SIGNAL TERMINALS IN ASSEMBLIES WITHOUT WIREBONDS TO PACKAGE SUBSTRATE
(FR) RÉDUCTION AU MINIMUM DES BOUTS AU MOYEN DE JEUX DOUBLES DE BORNES DE SIGNAL DANS DES MONTAGES SANS CONNEXION DES FILS AU SUBSTRAT DU BOÎTIER
Abstract: front page image
(EN)A microelectronic package 100 can include a microelectronic element 101 having element contacts 111, a substrate 102 having first and second surfaces 108, 110, and terminals 104 configured for connecting the package with an external component. The microelectronic element 101 can include a plurality of stacked electrically interconnected semiconductor chips 932, 934. The substrate 102 can have contacts 121 facing the element contacts 111 and joined thereto. The terminals can include first terminals 104 arranged at positions within first and second sets 114, 124 thereof disposed on respective opposite sides of a theoretical axis 132. Each set of first terminals 104 can be configured to carry address information usable by circuitry within the package 100 to determine an addressable memory location in the memory storage array. The signal assignments of the first terminals 104 in the first set 114 can be a mirror image of the signal assignments of the first terminals in the second set 124.
(FR)Un boîtier micro-électronique (100) peut comprendre un élément micro-électronique (101) possédant des éléments de contact (111), un substrat (102) possédant des première et deuxième surfaces (108, 110), et des bornes (104) configurées pour connecter le boîtier à un composant externe. L'élément micro-électronique (101) peut comprendre une pluralité de puces semi-conductrices empilées et interconnectées électriquement (932, 934). Le substrat (102) peut comporter des contacts (121) faisant face aux éléments de contact (111) et solidaires de ceux-ci. Les bornes peuvent comprendre des premières bornes (104) positionnées dans des premier et deuxième ensembles (114, 124) de bornes, placés sur les côtés respectifs opposés d'un axe théorique (132). Chaque ensemble de première bornes (104) peut être configuré pour transporter les informations d'adresse utilisables par les circuits dans le boîtier micro-électronique (100) afin de déterminer un emplacement de mémoire adressable dans le groupement de stockages de mémoire. Les attributions théoriques des premières bornes (104) du premier ensemble (114) peuvent être une image miroir des attributions de signal des première bornes du deuxième ensemble (124).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)