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1. (WO2013051451) SOLID-STATE IMAGE PICKUP ELEMENT AND ELECTRONIC APPARATUS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/051451    International Application No.:    PCT/JP2012/074851
Publication Date: 11.04.2013 International Filing Date: 27.09.2012
IPC:
H01L 27/146 (2006.01), H04N 5/374 (2011.01)
Applicants: SONY CORPORATION [JP/JP]; 1-7-1, Konan, Minato-ku, Tokyo 1080075 (JP)
Inventors: WAKANO Toshifumi; (JP)
Agent: INAMOTO Yoshio; Nishishinjukukimuraya Building 9F, 5-25, Nishi-Shinjuku 7-chome, Shinjuku-ku, Tokyo 1600023 (JP)
Priority Data:
2011-223325 07.10.2011 JP
Title (EN) SOLID-STATE IMAGE PICKUP ELEMENT AND ELECTRONIC APPARATUS
(FR) ÉLÉMENT DE PRISE DE VUE À SEMI-CONDUCTEURS ET APPAREIL ÉLECTRONIQUE
(JA) 固体撮像素子および電子機器
Abstract: front page image
(EN)The present technology relates to: a solid-state image pickup element wherein the number of conductor layers in a wiring layer is more effectively reduced; and an electronic apparatus. An image pickup element of the present invention is configured by laminating a semiconductor substrate having a plurality of pixels disposed thereon, and a wiring layer configured by embedding a plurality of conductor layers in an insulating film, said conductor layers having a plurality of wiring lines disposed therein. In the wiring layer, a wiring line for outputting pixel signals obtained by means of the pixels, a wiring line for supplying power necessary for driving the pixels, and a wiring line for supplying drive signals for driving the pixels are formed in the form of two conductor layers. The present technology can be applied to, for instance, a back-illuminated CMOS image sensor.
(FR)La technologie de la présente invention concerne : un élément de prise de vue à semi-conducteurs dans lequel le nombre de couches conductrices dans une couche de câblage est plus efficacement réduit ; et un appareil électronique. Un élément de prise de vue selon la présente invention est configuré par stratification d'un substrat semi-conducteur sur lequel sont agencés une pluralité de pixels, et d'une couche de câblage configurée par incorporation d'une pluralité de couches conductrices dans un film isolant, une pluralité de lignes de câblage étant agencées dans lesdites couches conductrices. Dans la couche de câblage, une ligne de câblage pour délivrer des signaux de pixels obtenus au moyen des pixels, une ligne de câblage pour amener de l'énergie nécessaire pour piloter les pixels, et une ligne de câblage pour amener des signaux d'attaque pour piloter les pixels sont formées sous la forme de deux couches conductrices. La présente technologie peut être appliquée, par exemple, à un capteur d'image CMOS rétroéclairée.
(JA)本技術は、配線層における導体層の層数の削減をより有効に行うことができるようにする固体撮像素子および電子機器に関する。 撮像素子は、複数の画素が配置される半導体基板と、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とが積層されて構成される。そして、配線層では、画素により得られた画素信号を出力する配線、および、画素の駆動に必要な電力を供給する配線、画素を駆動するための駆動信号を供給する配線が、2層の導体層で形成される。本技術は、例えば、裏面照射型CMOSイメージセンサに適用できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)