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1. (WO2013049920) REDUCED NOISE DRAM SENSING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/049920    International Application No.:    PCT/CA2012/000918
Publication Date: 11.04.2013 International Filing Date: 03.10.2012
IPC:
G11C 11/4094 (2006.01), G11C 11/4091 (2006.01), G11C 11/4097 (2006.01)
Applicants: MOSAID TECHNOLOGIES INCORPORATED [CA/CA]; 11 Hines Road, Suite 203 Ottawa, Ontario K2K 2X1 (CA)
Inventors: CHOI, Byoung Jin; (CA)
Agent: AUERBACK, Harvey; 11 Hines Road, Suite 203 Ottawa, Ontario K2K 2X1 (CA)
Priority Data:
61/542,986 04.10.2011 US
Title (EN) REDUCED NOISE DRAM SENSING
(FR) DÉTECTION DE MÉMOIRE VIVE DYNAMIQUE À BRUIT RÉDUIT
Abstract: front page image
(EN)A dynamic random access memory device is described. A first array has a first plurality of bitlines, each coupled to a column of memory cells. A second has a second plurality of bitlines, each coupled to a column of memory cells. Sense amplifiers are selectively connectable in an open bitline configuration to at least one bitline of the first plurality of bitlines and at least one complementary bitline of the second plurality of bitlines. A voltage supply having a voltage VBL corresponding to a bitline precharge voltage is selectively connectable to each bitline. Logic selectively connects each bitline and the complementary bitline to one of a sense amplifier and the voltage supply during a read operation. Each bitline connected to the sense amplifier is adjacent to a bitline concurrently connected to the voltage supply. A method is also described.
(FR)La présente invention porte sur un dispositif de mémoire vive dynamique. Un premier réseau a une première pluralité de lignes de bits, chacune couplée à une colonne de cellules de mémoire. Un second a une seconde pluralité de lignes de bits, chacune couplée à une colonne de cellules de mémoire. Des amplificateurs de détection sont aptes à être reliés de manière sélective dans une configuration de lignes de bits ouverte à au moins une ligne de bits de la première pluralité de lignes de bits et à au moins une ligne de bits complémentaire de la seconde pluralité de lignes de bits. Une alimentation de tension ayant une tension VBL correspondant à une tension de précharge de ligne de bits est apte à être reliée de manière sélective à chaque ligne de bits. Une logique relie de manière sélective chaque ligne de bits et la ligne de bits complémentaire à l'un d'un amplificateur de détection et de l'alimentation de tension durant une opération de lecture. Chaque ligne de bits reliée à l'amplificateur de détection est adjacente à une ligne de bits reliée de manière simultanée à l'alimentation de tension. L'invention porte également sur un procédé associé.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)