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1. (WO2013049760) DIFFERENTIAL PVT/TIMING-SKEW-TOLERANT SELFCORRECTING CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/049760    International Application No.:    PCT/US2012/058175
Publication Date: 04.04.2013 International Filing Date: 30.09.2012
IPC:
H03K 5/151 (2006.01), H03K 5/156 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; Attn: International Ip Administration 5775 Morehouse Drive San Diego, California 92121 (US) (For All Designated States Except US).
KWON, Chang Ki [KR/US]; (US) (US only)
Inventors: KWON, Chang Ki; (US)
Agent: TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Priority Data:
13/249,285 30.09.2011 US
Title (EN) DIFFERENTIAL PVT/TIMING-SKEW-TOLERANT SELFCORRECTING CIRCUITS
(FR) CIRCUITS À CORRECTION AUTOMATIQUE TOLÉRANTS À UNE DISSYMÉTRIE TEMPORELLE ET À DES PROCESSUS, TENSIONS ET TEMPÉRATURES DIFFÉRENTIELS
Abstract: front page image
(EN)Systems and methods for circuits that self correct errors due to variations in fabrication processes, voltages, and temperature (PVT), as well as input timing errors. In an exemplary embodiment, a method for improving output signal (410) quality in a complementary logic circuit (400) is provided. An n-type transistor in the complementary logic circuit is digitally enabled or biased (Control B, Control D) with a first variable power supply (Vss). A p-type transistor in the complementary logic circuit is digitally enabled or biased (Control A, Control C) with a second variable power supply (Vdd), providing a voltage different from that of the first variable power supply, to mitigate a difference in the switching times between the p-type transistor (435) and the n-type transistor (440).
(FR)La présente invention concerne des systèmes et des procédés destinés à des circuits qui corrigent automatiquement des erreurs dues à des variations de processus, tension et température (PVT) de fabrication, ainsi que des erreurs de synchronisation d'entrée. Un mode de réalisation ayant valeur d'exemple a trait à un procédé d'amélioration de la qualité des signaux de sortie (410) dans un circuit logique complémentaire (400). Un transistor de type n dans le circuit logique complémentaire est excité ou polarisé par voie numérique (commande B, command D) avec une première alimentation en courant variable (Vss). Un transistor de type p dans le circuit logique complémentaire est excité ou polarisé par voie numérique (commande A, command C) avec une seconde alimentation en courant variable (vdd), ce qui produit une tension différente de celle de la première alimentation en courant variable, de façon à atténuer une différence des temps de commutation entre les transistors de type p (435) et n (440).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)