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1. (WO2013049759) PROCESSOR HARDWARE PIPELINE CONFIGURED FOR SINGLE INSTRUCTION ADDRESS EXTRACTION AND MEMORY ACCESS OPERATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/049759    International Application No.:    PCT/US2012/058174
Publication Date: 04.04.2013 International Filing Date: 30.09.2012
Chapter 2 Demand Filed:    29.07.2013    
IPC:
G06F 9/30 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; Attn: International Ip Administration 5775 Morehouse Drive San Diego, California 92121 (US) (For All Designated States Except US).
DE, Subrato K. [IN/US]; (US) (US only).
MORROW, Michael William [US/US]; (US) (US only).
KHAN, Moinul H. [US/US]; (US) (US only).
BAPST, Mark [US/US]; (US) (US only)
Inventors: DE, Subrato K.; (US).
MORROW, Michael William; (US).
KHAN, Moinul H.; (US).
BAPST, Mark; (US)
Agent: PAULEY, Nicholas J.; 5775 Morehouse Drive San Diego, California 92121 (US)
Priority Data:
13/248,329 29.09.2011 US
Title (EN) PROCESSOR HARDWARE PIPELINE CONFIGURED FOR SINGLE INSTRUCTION ADDRESS EXTRACTION AND MEMORY ACCESS OPERATION
(FR) PIPELINE MATÉRIEL DE PROCESSEUR CONFIGURÉ POUR EXTRACTION D'ADRESSE D'INSTRUCTION UNIQUE ET OPÉRATION D'ACCÈS MÉMOIRE
Abstract: front page image
(EN)Memory access instructions, such as load and store instructions, are processed in a processor-based system. Processor hardware pipeline configurations enable efficient performance of memory access instructions, such as a pipeline configuration that enables, for a memory access operation request by a register-operand based virtual machine, computation of the memory location corresponding to a virtual-machine register by extracting a bit-field from the virtual-machine instruction and accessing (load or store) the computed memory location that represents a virtual register of the virtual-machine, in a single pass through the pipeline. Thus this processor hardware pipeline configuration enables a virtual machine register read/write operation to be performed by a single hardware processor instruction through a single pass in the processor hardware pipeline, for a register-operand based virtual machine.
(FR)Selon l'invention, des instructions d'accès mémoire, telles que des instructions de chargement et de stockage, sont traitées dans un système à base de processeur. Des configurations de pipeline matériel de processeur permettent une exécution efficace d'instructions d'accès mémoire, telles qu'une configuration de pipeline qui permet, pour une requête d'opération d'accès mémoire par une machine virtuelle à base d'opérande de registre, un calcul de l'emplacement de mémoire correspondant à un registre de machine virtuelle par extraction d'un champ binaire de l'instruction de machine virtuelle et accès (chargement ou stockage) de l'emplacement de mémoire calculé qui représente un registre virtuel de la machine virtuelle, en une seule passe dans le pipeline. Cette configuration de pipeline matériel de processeur permet donc d'effectuer une opération de lecture/écriture de registre de machine virtuelle par une seule instruction de processeur matériel en une seule passe dans le pipeline matériel de processeur, pour une machine virtuelle à base d'opérande de registre.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)