WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2013046908) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/046908    International Application No.:    PCT/JP2012/069407
Publication Date: 04.04.2013 International Filing Date: 31.07.2012
IPC:
H01L 29/06 (2006.01), H01L 29/12 (2006.01), H01L 29/47 (2006.01), H01L 29/78 (2006.01), H01L 29/861 (2006.01), H01L 29/868 (2006.01), H01L 29/872 (2006.01)
Applicants: Mitsubishi Electric Corporation [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP) (For All Designated States Except US).
KAWAKAMI Tsuyoshi [--/JP]; (JP) (For US Only).
NAKAKI Yoshiyuki [--/JP]; (JP) (For US Only).
FUJII Yoshio [--/JP]; (JP) (For US Only).
WATANABE Hiroshi [--/JP]; (JP) (For US Only).
NAKATA Shuhei [--/JP]; (JP) (For US Only).
EBIHARA Kohei [--/JP]; (JP) (For US Only).
FURUKAWA Akihiko [--/JP]; (JP) (For US Only)
Inventors: KAWAKAMI Tsuyoshi; (JP).
NAKAKI Yoshiyuki; (JP).
FUJII Yoshio; (JP).
WATANABE Hiroshi; (JP).
NAKATA Shuhei; (JP).
EBIHARA Kohei; (JP).
FURUKAWA Akihiko; (JP)
Agent: YOSHITAKE Hidetoshi; 10th floor, Sumitomo-seimei OBP Plaza Bldg., 4-70, Shiromi 1-chome, Chuo-ku, Osaka-shi, Osaka 5400001 (JP)
Priority Data:
2011-211980 28.09.2011 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)The purpose of the present invention is to provide a semiconductor device that has high voltage and high reliability, without forming an embedded injection layer with high positional accuracy. This semiconductor device is provided with: a base (2), which is formed on a semiconductor surface layer of a first conductivity type, and serves as an active region of a second conductivity type constituting a semiconductor element; guard rings (11 to 16), which are formed on the semiconductor surface layer apart from each other in such a manner that each guard ring surrounds the base (2) in a plan view, and serve as a plurality of first impurity regions of the second conductivity type; and an embedded injection layer (18), which is embedded in the semiconductor surface layer, connects at least two of the bottom sections of the plurality of guard rings (11 to 16), and serves as second impurity region of the second conductivity type.
(FR)L'invention a pour objet de proposer un dispositif à semi-conducteur présentant une tension élevée et une fiabilité élevée, sans qu'il faille former une couche d'injection intégrée avec une grande précision de positionnement. Ledit dispositif semi-conducteur comprend : une base (2) qui est formée d'une couche de surface semi-conductrice d'un premier type de conductivité et faisant office de zone active d'un second type de conductivité constituant un élément semi-conducteur ; des anneaux de garde (11 à 16) qui sont formés sur la couche de surface semi-conductrice à distance les uns des autres de telle manière que chaque anneau de garde entoure la base (2) en vue en plan, et qui font office de pluralité de premières zones d'impureté du second type de conductivité ; et une couche d'injection intégrée (18) qui est intégrée dans la couche de surface semi-conductrice, connecte au moins deux des parties inférieures de la pluralité d'anneaux de garde (11 à 16) et fait office de seconde zone d'impureté du second type de conductivité.
(JA) 本発明は、埋め込み注入層を位置精度高く形成することなく、高耐圧かつ高信頼性を有する半導体装置を提供することを目的とする。本発明にかかる半導体装置は、第1導電型の半導体層表層に形成され、半導体素子を構成する第2導電型の活性領域としてのベース2と、半導体層表層に、各々がベース2を平面視上囲むように互いに離間して形成された、第2導電型の複数の第1不純物領域としてのガードリング11~ガードリング16と、半導体層表層に埋め込まれ、複数のガードリング11~ガードリング16の底部のうちの少なくとも2つを接続する、第2導電型の第2不純物領域としての埋め込み注入層18とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)