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Pub. No.:    WO/2013/046898    International Application No.:    PCT/JP2012/069103
Publication Date: 04.04.2013 International Filing Date: 27.07.2012
H03K 19/0185 (2006.01)
Applicants: Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
KIHARA, Seiichiro [JP/--]; (For US Only).
UTSUMI, Shunichi [JP/JP]; (JP) (For US Only)
Inventors: KIHARA, Seiichiro; .
UTSUMI, Shunichi; (JP)
Agent: MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 7F, 3-6, Imabashi 4-chome, Chuo-ku, Osaka-shi, Osaka 5410042 (JP)
Priority Data:
2011-216162 30.09.2011 JP
(JA) レベルシフト回路
Abstract: front page image
(EN)Provided is a level shift circuit which has a low possibility of erroneous operation due to noise, and which can operate at low power. A level shift circuit (1) comprises: first and second MOSFETs (12a, 12b) using signals of the same and opposite phases as an input signal (Sin) as gate inputs; first and second resistance elements (13a, 13b) connected at one end with a shift level source terminal for supplying high-level output voltage of an output signal after a level shift, and individually connected at the other end to respective drains of the first and second MOSFETs; a comparator (14) in which a pair of differential input terminals are individually connected to the respective drains of the first and second MOSFETs; and a current control circuit (16) for controlling the amount of a first electric current flowing through the first resistance element to the first MOSFET as well as the amount of a second electric current flowing through the second resistance element to the second MOSFET, in synchronization with the rising and falling of the signal level of the input signal.
(FR)L'invention concerne un circuit de décalage du niveau qui offre une faible possibilité de fonctionnement erroné en raison du bruit et qui peut fonctionner avec une faible consommation. Un circuit de décalage du niveau (1) comprend : un premier et un second MOSFET (12a, 12b) qui utilisent des signaux de phases identique et opposée comme signal d'entrée (Sin) sur les entrées des grilles ; un premier et un second élément résistant (13a, 13b) connectés à une extrémité à une borne de source de niveau de décalage destinée à fournir une tension de sortie relevée d'un signal de sortie après un décalage de niveau et qui sont connectés individuellement à l'autre extrémité à des drains respectifs du premier et du second MOSFET ; un comparateur (14) dans lequel une paire de bornes d'entrée différentielle sont connectées individuellement aux drains respectifs du premier et du second MOSFET ; et un circuit de commande de courant (16) destiné à commander l'intensité d'un premier courant électrique circulant dans le premier élément résistant et vers le premier MOSFET ainsi que l'intensité d'un second courant électrique circulant dans le second élément résistant et vers le second MOSFET, de manière synchronisée avec la montée et la chute du niveau du signal d'entrée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)