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Pub. No.:    WO/2013/046485    International Application No.:    PCT/JP2012/001639
Publication Date: 04.04.2013 International Filing Date: 09.03.2012
G05F 1/56 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
YAJIMA, Hiroshi; (For US Only).
KIHARA, Hideyuki; (For US Only).
UEHARA, Takahiro; (For US Only)
Inventors: YAJIMA, Hiroshi; .
KIHARA, Hideyuki; .
UEHARA, Takahiro;
Agent: PATENT CORPORATE BODY ARCO PATENT OFFICE; 3rd Fl., Bo-eki Bldg., 123-1 Higashimachi, Chuo-ku, Kobe-shi, Hyogo 6500031 (JP)
Priority Data:
2011-210913 27.09.2011 JP
(JA) 定電圧回路
Abstract: front page image
(EN)This constant-voltage circuit (1) is equipped with an overcurrent protection circuit (4). The overcurrent protection circuit is equipped with: a first sense transistor (M3) which generates a current which corresponds to an output current of an output transistor, one of the main terminals of said first sense transistor being connected to an input terminal (IN), and a control terminal of which being connected to a control terminal of the output transistor (M11); a voltage level adjustment circuit (7) which extracts a current unaffected by fluctuation in the output current of the output transistor from a main terminal of the output transistor on the output terminal (OUT) side to generate a voltage which corresponds to the voltage of the aforementioned main terminal of the output transistor on the output terminal side, and adjusts the voltage of the other main terminal of the first sense transistor so as to become equal to this generated voltage; and a protection circuit (8) which controls a control voltage according to the current generated by the first sense transistor, said control voltage being applied from an error amplifier (3) to the control terminal of an output transistor.
(FR)La présente invention porte sur un circuit de tension constante (1) qui est équipé d'un circuit de protection vis-à-vis des surintensités (4). Le circuit de protection vis-à-vis des surintensités est équipé de : un premier transistor de détection (M3) qui génère un courant qui correspond à un courant de sortie d'un transistor de sortie, l'une des bornes principales dudit premier transistor de détection étant reliée à une borne d'entrée (ENTREE) et dont une borne de commande est reliée à une borne de commande du transistor de sortie (M11) ; un circuit d'ajustement de niveau de tension (7) qui extrait un courant non affecté par une fluctuation dans le courant de sortie du transistor de sortie en provenance d'une borne principale du transistor de sortie sur le côté borne de sortie (SORTIE) pour générer une tension qui correspond à la tension de la borne principale susmentionnée du transistor de sortie sur le côté borne de sortie, et ajuste la tension de l'autre borne principale du premier transistor de détection de telle sorte qu'elle devienne égale à cette tension générée ; et un circuit de protection (8) qui commande une tension de commande selon le courant généré par le premier transistor de détection, ladite tension de commande étant appliquée depuis un amplificateur d'erreur (3) à la borne de commande d'un transistor de sortie.
(JA) 本発明の定電圧回路(1)は、過電流保護回路(4)を備え、当該過電流保護回路は、一方の主端子が入力端子(IN)と接続され、制御端子が出力トランジスタ(M11)の制御端子と接続され、出力トランジスタの出力電流に応じた電流を生成する第1のセンストランジスタ(M3)と、出力トランジスタの出力電流の変化の影響を受けない電流を出力端子(OUT)側の出力トランジスタの主端子から取り出すことによって出力端子側の出力トランジスタの主端子の電圧に応じた電圧を生成し、この生成した電圧に等しくなるように第1のセンストランジスタの他方の主端子の電圧を調整する電圧レベル調整回路(7)と、第1のセンストランジスタにより生成された電流に応じて誤差増幅器(3)から出力トランジスタの制御端子に印加させる制御電圧を制御する保護回路(8)と、を備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)