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Pub. No.:    WO/2013/046441    International Application No.:    PCT/JP2011/072588
Publication Date: 04.04.2013 International Filing Date: 30.09.2011
H05K 3/46 (2006.01), H05K 1/11 (2006.01)
Applicants: MEIKO ELECTRONICS CO., LTD. [JP/JP]; 5-14-15, Ogami, Ayase-shi, Kanagawa 2521104 (JP) (For All Designated States Except US).
TAKII, Shukichi [JP/JP]; (JP) (For US Only).
TANEKO, Noriaki [JP/JP]; (JP) (For US Only).
MICHIWAKI, Shigeru [JP/JP]; (JP) (For US Only).
KUROSU, Mitsuho [JP/JP]; (JP) (For US Only).
NAYA, Yuichiro [JP/JP]; (JP) (For US Only)
Inventors: TAKII, Shukichi; (JP).
TANEKO, Noriaki; (JP).
MICHIWAKI, Shigeru; (JP).
KUROSU, Mitsuho; (JP).
NAYA, Yuichiro; (JP)
Agent: NAGATO, Kanji; 5F, Hyakuraku Bldg., 8-1, Shinbashi 5-chome, Minato-ku, Tokyo 1050004 (JP)
Priority Data:
(JA) 基板の製造方法
Abstract: front page image
(EN)This substrate manufacturing method is provided with: an inner layer circuit forming step wherein, on an insulating base material (2) having metal films adhered on both the surfaces, an inner layer circuit (3) is formed by partially removing the metal films; and an insulating layer forming step wherein insulating layers (5) are respectively formed on both the surfaces of the insulating base material (2) by applying a first insulating resin (4) to the surfaces using an inkjet system. In the insulating layer forming step, the first insulating resin (4) is applied, and at the same time, a via hole (6) having a part of the inner layer circuit (3) exposed therefrom is formed. Consequently, another step of forming a via hole using laser and the like is not needed, relatively low cost can be achieved, and the manufacture steps can be simplified.
(FR)La présente invention porte sur un procédé de fabrication de substrat qui comprend les étapes suivantes : la formation de circuit de couche intérieure, sur un matériau de base isolant (2) ayant des films métalliques collés sur les deux surfaces, un circuit de couche intérieure (3) étant formé par l'élimination partielle des films métalliques ; la formation de couches isolantes (5) respectivement sur les deux surfaces du matériau de base isolant (2) par application d'une première résine isolante (4) aux surfaces à l'aide d'un système de jet d'encre. Dans l'étape de formation de couches isolantes, la première résine isolante (4) est appliquée et au même moment est formé un trou d'interconnexion (6) ayant une partie du circuit de couche intérieure (3) exposée depuis celui-ci. Par conséquent, une autre étape de formation d'un trou d'interconnexion à l'aide d'un laser ou autre n'est pas nécessaire, un coût relativement faible peut être obtenu et les étapes de fabrication peuvent être simplifiées.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)