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1. (WO2013046420) SEMICONDUCTOR DRIVE CIRCUIT AND POWER CONVERSION APPARATUS USING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/046420    International Application No.:    PCT/JP2011/072529
Publication Date: 04.04.2013 International Filing Date: 30.09.2011
IPC:
H02M 7/537 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP) (For All Designated States Except US).
HATANAKA Ayumu [JP/JP]; (JP) (For US Only).
KATO Kaoru [JP/JP]; (JP) (For US Only).
ISHIKAWA Katsumi [JP/JP]; (JP) (For US Only).
MARU Naoki [JP/JP]; (JP) (For US Only)
Inventors: HATANAKA Ayumu; (JP).
KATO Kaoru; (JP).
ISHIKAWA Katsumi; (JP).
MARU Naoki; (JP)
Agent: POLAIRE I.P.C.; 7-1, Hatchobori 2-chome, Chuo-ku, Tokyo 1040032 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DRIVE CIRCUIT AND POWER CONVERSION APPARATUS USING SAME
(FR) CIRCUIT D'ENTRAÎNEMENT À SEMI-CONDUCTEUR ET APPAREIL DE CONVERSION DE PUISSANCE UTILISANT LEDIT CIRCUIT
(JA) 半導体駆動回路およびそれを用いた電力変換装置
Abstract: front page image
(EN)In this semiconductor drive circuit of a switching element using a wide band gap semiconductor, a dead time is reliably ensured. In the semiconductor drive circuit, an arm has a drain terminal of a switching element of an upper arm connected to a positive electrode of a first power supply, a source terminal of a switching element of a lower arm connected to a negative electrode of the first power supply, and the source terminal of the switching element of the upper arm and the drain terminal of the switching element of the lower arm connected to each other. Each of the gate drive circuits provided by a unit of the switching element includes an FET circuit, and a parallel circuit, wherein a first resistor and a first capacitor are connected in parallel, and a first terminal is connected to the gate terminal of the switching element. The FET circuit has a second terminal of the parallel circuit connected to the source terminal thereof, one end of a second capacitor connected to the gate terminal thereof, a second resistor connected to between the drain terminal and the gate terminal, and has a second power supply connected to between the drain terminal and the other terminal of the second capacitor. The second power supply is a three-level power supply having levels thereof configured of zero potential, a positive value and a negative value, and is an alternating current power supply that includes a period having zero potential between the positive value and the negative value. The second power supply is configured such that, during a period when the positive value is applied to one of the gate drive circuits, the negative value is applied to the other one of the gate drive circuits, and in the second power supply, the other end of the second capacitor, said the other end being connected to the gate terminal of the FET circuit, is connected to the source terminal of the switching element.
(FR)La présente invention concerne un circuit d'entraînement à semi-conducteur d'un élément de commutation utilisant un semi-conducteur à large écart énergétique dans lequel un temps mort est garanti avec fiabilité. Dans le circuit d'entraînement à semi-conducteur, un bras présente une borne de drain d'un élément de commutation d'un bras supérieur connecté à une électrode positive d'une première alimentation, une borne de source d'un élément de commutation d'un bras inférieur connectée à une électrode négative de la première alimentation, et la borne de source de l'élément de commutation du bras supérieur et la borne de drain de l'élément de commutation du bras inférieur sont connectées l'une à l'autre. Chacun des circuits d'entraînement de grille fourni par une unité de l'élément de commutation comprend un circuit TEC et un circuit parallèle, une première résistance et un premier condensateur étant connectés en parallèle et une première borne étant connectée à la borne de grille de l'élément de commutation. Le circuit TEC présente une seconde borne du circuit parallèle connectée à sa borne de source, une extrémité d'un second condensateur connectée à sa borne de grille, une seconde résistance connectée entre la borne de drain et la borne de grille, et présente une seconde alimentation connectée entre la borne de drain et l'autre borne du second condensateur. La seconde alimentation est une alimentation à trois niveaux dont les niveaux sont configurés sur un potentiel zéro, une valeur positive et une valeur négative, et est une alimentation en courant alternatif comprenant une période présentant un potentiel zéro entre la valeur positive et la valeur négative. La seconde alimentation est configurée de telle sorte que, pendant une période durant laquelle la valeur positive est appliquée sur un des circuits d'entraînement de grille, la valeur négative est appliquée sur l'autre circuit parmi les circuits d'entraînement de grille, et dans la seconde alimentation, l'autre extrémité du second condensateur, ladite autre extrémité étant connectée à la borne de grille du circuit TEC, est connectée à la borne de source de l'élément de commutation.
(JA) ワイドバンドギャップ半導体を用いたスイッチング素子の半導体駆動回路において、デッドタイムを安定に確保する。アームは、上アームのスイッチング素子のドレイン端子を第1の電源の正極に接続し、下アームのスイッチング素子のソース端子を第1の電源の負極に接続し、上アームのスイッチング素子のソース端子と、下アームのスイッチング素子のドレイン端子が接続され、スイッチング素子単位に設けられたゲート駆動回路は、第1の抵抗と第1のコンデンサが並列接続され第1の端子をスイッチング素子のゲート端子に接続する並列回路と、FET回路を含み、FET回路は、そのソース端子に並列回路の第2の端子を接続し、そのゲート端子に第2のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第2の抵抗を接続し、そのドレイン端子と第2のコンデンサの他端子間に第2の電源を接続し、第2の電源は、ゼロ電位と正値と負値より構成される3レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成され、かつFET回路のゲート端子に接続された第2のコンデンサの他方端を前記スイッチング素子のソース端子に接続している。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)