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1. (WO2013046280) THIN FILM TRANSISTOR ARRAY DEVICE, EL DISPLAY PANEL, EL DISPLAY APPARATUS, METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY DEVICE, AND METHOD FOR MANUFACTURING EL DISPLAY PANEL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/046280    International Application No.:    PCT/JP2011/005534
Publication Date: 04.04.2013 International Filing Date: 30.09.2011
IPC:
G09F 9/30 (2006.01), H01L 27/32 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
PANASONIC LIQUID CRYSTAL DISPLAY CO., LTD. [JP/JP]; 1-6, Megahida-cho, Shikama-ku, Himeji-shi, Hyogo 6728033 (JP) (For All Designated States Except US).
ONO, Shinya; (For US Only).
KANEGAE, Arinobu; (For US Only).
KAWACHI, Genshirou; (For US Only)
Inventors: ONO, Shinya; .
KANEGAE, Arinobu; .
KAWACHI, Genshirou;
Agent: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Priority Data:
Title (EN) THIN FILM TRANSISTOR ARRAY DEVICE, EL DISPLAY PANEL, EL DISPLAY APPARATUS, METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY DEVICE, AND METHOD FOR MANUFACTURING EL DISPLAY PANEL
(FR) DISPOSITIF À RÉSEAU DE TRANSISTORS À COUCHES MINCES, PANNEAU D'AFFICHAGE ÉLECTROLUMINESCENT, APPAREIL D'AFFICHAGE ÉLECTROLUMINESCENT, PROCÉDÉ DE FABRICATION DE DISPOSITIF À RÉSEAU DE TRANSISTORS À COUCHES MINCES ET PROCÉDÉ DE FABRICATION DE PANNEAU D'AFFICHAGE ÉLECTROLUMINESCENT
(JA) 薄膜トランジスタアレイ装置、EL表示パネル、EL表示装置、薄膜トランジスタアレイ装置の製造方法、EL表示パネルの製造方法
Abstract: front page image
(EN)This thin film transistor array device includes: bottom gate-type first and second transistors; a passivation film; a conductive oxide film laminated under the passivation film; and a relay electrode (55), which performs relaying between a first conductive member (53), which is a part of a layer where the first electrode (42) is formed, and a second conductive member of an EL layer. First wiring (21) is wiring disposed in a layer lower than the passivation film, and second wiring (22) is wiring disposed on the passivation film. A terminal section having external signals inputted thereto is disposed at the peripheral portion of the substrate, said portion being a part of the layer where the first electrode (42) is formed, the conductive oxide film covers the upper surface of the terminal section, and is disposed between the relay electrode (55) and the first conductive member (53), and the relay electrode (55) is formed as a part of the layer where the second wiring (22) is formed, and is composed of a material same as that of the second wiring (22).
(FR)L'invention concerne un dispositif à réseau de transistors à couches minces, comprenant : des premier et second transistors inférieurs du type à grille ; un film de passivation ; un film d'oxyde conducteur stratifié sous le film de passivation ; et une électrode de relais (55) qui joue le rôle de relais entre un premier élément conducteur (53), qui fait partie d'une couche dans laquelle est formée la première électrode (42), et un second élément conducteur d'une couche électroluminescente. Un premier fil conducteur (21) est disposé dans une couche inférieure au film de passivation et un second fil conducteur (22) est disposé sur le film de passivation. Une section de bornes à laquelle sont fournis des signaux extérieurs est disposée dans une partie périphérique du substrat, ladite partie faisant partie de la couche dans laquelle est formée la première électrode (42), le film d'oxyde conducteur recouvre la surface supérieure de la section de bornes et est placé entre l'électrode de relais (55) et le premier élément conducteur (53) et l'électrode de relais (55) est formée en tant que partie de la couche dans laquelle est formé le second fil conducteur (22) et elle est composée du même matériau que celui du second fil conducteur (22).
(JA) 薄膜トランジスタアレイ装置は、ボトムゲート型の第1及び第2トランジスタと、パッシベーション膜と、パッシベーション膜下に積層された導電酸化物膜と、第1電極(42)と同層の第1導電性部材(53)とEL層の第2導電性部材とを中継する中継電極(55)とを含み、第1配線(21)は、パッシベーション膜より下層に配置される配線であり、第2配線(22)は、パッシベーション膜上に配置される配線であり、第1電極(42)と同層で且つ基板の周縁部には、外部信号が入力される端子部が配置され、導電酸化物膜は、端子部の上面を覆い、且つ中継電極(55)と第1導電性部材(53)との間に介在し、中継電極(55)は、第2配線(22)と同層に形成され、第2配線(22)と同一材料からなる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)