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Pub. No.:    WO/2013/046267    International Application No.:    PCT/JP2011/005485
Publication Date: 04.04.2013 International Filing Date: 28.09.2011
H01L 21/306 (2006.01), H01L 33/00 (2010.01)
Applicants: BBSA LIMITED [CN/CN]; Unit A, 3/F, Queen's Centre. 58-64 Queen's Road East, Wanchai, Hong Kong (CN) (For All Designated States Except US).
DOWA Electronics Materials Co., Ltd. [JP/JP]; 4-14-1, Sotokanda, Chiyoda-ku, Tokyo 1010021 (JP) (For All Designated States Except US).
CHO, Meoung Whan [KR/KR]; (KR) (For US Only).
LEE, Seog Woo [KR/KR]; (KR) (For US Only).
TOBA, Ryuichi [JP/JP]; (JP) (For US Only).
KADOWAKI, Yoshitaka [JP/JP]; (JP) (For US Only)
Inventors: CHO, Meoung Whan; (KR).
LEE, Seog Woo; (KR).
TOBA, Ryuichi; (JP).
KADOWAKI, Yoshitaka; (JP)
Agent: SUGIMURA, Kenji; 36F, Kasumigaseki Common Gate West, 3-2-1, Kasumigaseki, Chiyoda-ku, Tokyo 1000013 (JP)
Priority Data:
(JA) 半導体素子およびその製造方法
Abstract: front page image
(EN)Provided are a high-quality semiconductor element and a method of manufacturing the semiconductor element in which the occurrence of point-shaped cracks which arise in the center portion of a semiconductor structure part, as well as x-shaped cracks which extend from near the corners of the semiconductor structure part toward the center part, are alleviated. This semiconductor element manufacturing method comprises: a step of forming a semiconductor stack (103) on a growth substrate (101) with a liftoff layer (102) therebetween, forming a plurality of semiconductor structure parts (107) having approximately square cross-sections by disposing lattice-shaped grooves (108) upon the semiconductor stack (103), forming a conductive support body (112), and removing the liftoff layer (102) thereafter by using a chemical liftoff technique. In the step, when supplying etching fluid to the grooves (108) from through holes (114) which are disposed in parts of the conductive support body (112) which are located above the grooves (108), the etching of the liftoff layer is advanced from only one lateral face (117A) of each respective semiconductor structure part (107).
(FR)L'invention concerne un élément semi-conducteur de haute qualité et un procédé de fabrication de l'élément semi-conducteur dans lequel l'apparition de fissures en forme de point qui se produit dans la partie centrale d'une partie de structure semi-conductrice, ainsi que de fissures en forme de X qui s'étendent depuis la proximité des coins de la partie de structure semi-conductrice vers la partie centrale, est palliée. Le procédé de fabrication de l'élément semi-conducteur comprend : une étape consistant à former un empilement semi-conducteur (103) sur un substrat de croissance (101) avec une couche de décollement (102) intercalée entre eux, à former une pluralité de parties de structure semi-conductrice (107) ayant des sections transversales approximativement carrées en disposant de sillons (108) en forme de réseau sur l'empilement semi-conducteur (103), à former un corps de support conducteur (112), et à retirer la couche de décollement (102) par la suite au moyen d'une technique de décollement chimique. Dans l'étape, quand on injecte le fluide de gravure dans les sillons (108) depuis des trous traversants (114) qui sont disposés dans des parties du corps de support conducteur (112) qui sont situées au-dessus des sillons (108), la gravure de la couche de décollement est avancée depuis une seule face latérale (117A) de chaque partie de structure semi-conductrice (107) respective.
(JA) 半導体構造部のコーナー近傍から中央部に伸展するX型のクラックだけでなく、中央部分に生じる点状のクラックの発生をも抑制した高品質の半導体素子、および該半導体素子を製造する方法を提供する。 本発明の半導体素子の製造方法は、成長用基板101の上にリフトオフ層102を介して半導体積層体103を形成し、これに対して格子状の溝108を設けることで、横断面形状が略四角形の半導体構造部107を複数個形成し、さらに導電性サポート部112を形成した後、ケミカルリフトオフ法を用いて、リフトオフ層102を除去する工程を有し、この工程において、導電性サポート体112の溝108の上方に位置する部分に設けた貫通孔114から溝108へエッチング液を供給するにあたり、それぞれの半導体構造部107の1つの側面117Aのみからリフトオフ層のエッチングを進行させることを特徴とする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)