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1. WO2013002959 - LOW-POWER, LOW-LATENCY POWER-GATE APPARATUS AND METHOD

Publication Number WO/2013/002959
Publication Date 03.01.2013
International Application No. PCT/US2012/040562
International Filing Date 01.06.2012
IPC
H03K 17/08 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
17Electronic switching or gating, i.e. not by contact-making and -breaking
08Modifications for protecting switching circuit against overcurrent or overvoltage
H03K 5/13 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
5Manipulation of pulses not covered by one of the other main groups of this subclass
13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
CPC
H03K 17/164
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
17Electronic switching or gating, i.e. not by contact-making and –breaking
16Modifications for eliminating interference voltages or currents
161in field-effect transistor switches
162without feedback from the output circuit to the control circuit
163Soft switching
164using parallel switching arrangements
H03K 19/0016
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
0008Arrangements for reducing power consumption
0016by using a control or a clock signal, e.g. in order to apply power supply
Applicants
  • INTEL CORPORATION [US]/[US] (AllExceptUS)
  • PAUL, Suganth [IN]/[US] (UsOnly)
  • WONG, Jhonny, Anthonio [US]/[US] (UsOnly)
Inventors
  • PAUL, Suganth
  • WONG, Jhonny, Anthonio
Agents
  • PIGOTT, William, J.
Priority Data
13/172,78829.06.2011US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) LOW-POWER, LOW-LATENCY POWER-GATE APPARATUS AND METHOD
(FR) APPAREIL ET PROCÉDÉ DE PORTILLONNAGE DE COURANT DE FAIBLE PUISSANCE ET DE FAIBLE LATENCE
Abstract
(EN)
A low-power, low-latency power-gate (LPLLPG) circuit is used to shut off or otherwise reduce power that is provided to electronic component(s), such as in a sleep or standby mode. ON-rush current is controlled by sizing at least one transistor in the power-gate circuit, and power consumption of the power-gate circuit in both standby state and active state is reduced by not using additional delay elements. Ramping up a gated voltage supply with low ON-rush current is performed by applying/using logic rather than delay signals. This logic does not turn ON transistors in the power gate circuit until the gated voltage supply has ramped up close to a level of an ungated voltage supply. By not using additional delay cells, faster turn OFF of the gated voltage supply is obtained.
(FR)
L'invention concerne un circuit de portillonnage de courant de faible puissance et de faible latence (LPLLPG, Low Power, Low Latency Power Gate) utilisé pour interrompre ou réduire la puissance fournie à un ou des composant(s) électronique(s), par exemple en mode de veille ou d'attente. Le courant d'appel est régulé par dimensionnement d'au moins un transistor du circuit de portillonnage de courant, et la consommation de courant du circuit de portillonnage de courant à la fois dans l'état d'attente et dans l'état actif est réduite en raison du fait qu'aucun élément à retard supplémentaire n'est utilisé. Une augmentation de la tension portillonnée délivrée associée à un faible courant d'appel est effectuée par application/utilisation d'une logique plutôt que des signaux à retard. Cette logique n'active pas les transistors du circuit de portillonnage de courant tant que l'alimentation en tension portillonnée n'a pas atteint un niveau proche d'une alimentation en tension non portillonnée. Comme aucune cellule à retard supplémentaire n'est utilisée, une désactivation plus rapide de l'alimentation en tension portillonnée est obtenue.
Also published as
DE1120120026829
DE112012002682
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