WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2012128896) CONFIGURABLE MEMORY ARRAY
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2012/128896 International Application No.: PCT/US2012/026832
Publication Date: 27.09.2012 International Filing Date: 27.02.2012
Chapter 2 Demand Filed: 22.12.2012
IPC:
G11C 11/16 (2006.01)
Applicants: KIM, Jung Pill[KR/US]; US (UsOnly)
RAO, Hari M.[IN/US]; US (UsOnly)
ZHU, Xiaochun[US/US]; US (UsOnly)
LI, Xia[CN/US]; US (UsOnly)
KANG, Seung H.[US/US]; US (UsOnly)
QUALCOM INCORPORATED[US/US]; Attn: International Ip Administration 5775 Morehouse Drive San Diego, CA 92121, US (AllExceptUS)
Inventors: KIM, Jung Pill; US
RAO, Hari M.; US
ZHU, Xiaochun; US
LI, Xia; US
KANG, Seung H.; US
Agent: PAULEY, Nicholas J.; 5775 Morehouse Drive San Diego, California 92121, US
Priority Data:
13/034,76325.02.2011US
Title (EN) CONFIGURABLE MEMORY ARRAY
(FR) RÉSEAU DE MÉMOIRE CONFIGURABLE
Abstract: front page image
(EN) Embodiments disclosed include a memory array having a plurality of bit lines (BL0, BL1, BL2, BL3 ) and a plurality of source lines (1) disposed in columns. A plurality of word lines (2) is disposed in rows. A plurality of storage elements (3) have a first subset of storage elements (4) electrically decoupled from the memory array and a second subset of storage elements (5) to the memory array. The memory array includes a plurality of bit cells, each including one storage element from the second subset of storage elements coupled to at least two transistors (6). The bit cells are coupled to the plurality of bit lines and the plurality source lines. Each transistor is coupled to one word line. The memory array can further include logic (310, 312) to select a high performance mode and a high density mode.
(FR) L'invention concerne un réseau de mémoire comprenant une pluralité de lignes de bits (BLO, BL1, BL2, BL3) et une pluralité de lignes source (1) disposées en colonnes. Une pluralité de lignes de mots (2) est disposée en rangées. Une pluralité d'éléments de stockage (3) comprend un premier sous-ensemble d'éléments de stockage (4) découplés électriquement du réseau de mémoire et un second sous-ensemble d'éléments de stockage (5) dans le réseau de mémoire. Le réseau de mémoire comprend une pluralité de cellules de bits, chacune comprenant un élément de stockage du second sous-ensemble d'éléments de stockage couplés à au moins deux transistors (6). Les cellules de bits sont couplées à la pluralité de lignes de bits et à la pluralité de lignes source. Chaque transistor est couplé à une ligne de mots. Le réseau de mémoire peut également comprendre une logique (310, 312) pour sélectionner un mode hautes performances et un mode haute densité.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)