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1. (WO2012127579) MASH SIGMA-DELTA MODULATOR AND D/A CONVERTER CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/127579    International Application No.:    PCT/JP2011/056622
Publication Date: 27.09.2012 International Filing Date: 18.03.2011
IPC:
H03M 1/66 (2006.01), H03M 3/04 (2006.01), H03M 7/32 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1,Kamikodanaka 4-chome,Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (For All Designated States Except US).
OISHI, Kazuaki [JP/JP]; (JP) (For US Only)
Inventors: OISHI, Kazuaki; (JP)
Agent: AOKI, Atsushi; SEIWA PATENT & LAW, Toranomon 37 Mori Bldg., 5-1, Toranomon 3-chome, Minato-ku, Tokyo 1058423 (JP)
Priority Data:
Title (EN) MASH SIGMA-DELTA MODULATOR AND D/A CONVERTER CIRCUIT
(FR) MODULATEUR SIGMA-DELTA MASH ET CIRCUIT CONVERTISSEUR N/A
(JA) MASH方式シグマデルタ・モジュレータおよびDA変換回路
Abstract: front page image
(EN)The present invention provides a MASH sigma-delta modulator which comprises an integral unit having an M-stage parallel integration unit for performing integral operation in parallel with respect to N data inputted from an upstream unit and outputting the data to a downstream unit, a derivative unit having a parallel derivative unit for computing a difference in adjoining overflow in the corresponding parallel integration unit of the integral unit while performing derivative operation in parallel with respect to the inputted difference and outputting the operation results to a downstream unit, and a parallel-series conversion unit for performing a parallel-series conversion on the output from the derivative unit, wherein a parallel integration unit in the first stage of the integral unit receives a single input data in parallel, and a parallel integration unit in each stage of the integral unit and a parallel derivative unit in each stage of the derivative unit perform the integral operation and the derivative operation for each stage within a single operation clock with a frequency of 1/N times that of the master clock frequency, and the parallel-series conversion unit outputs the results of the parallel-series conversion in synchronization with the master clock.
(FR)La présente invention concerne un modulateur sigma-delta MASH qui comprend une unité d'intégrale munie d'une unité d'intégration en parallèle à M étages pour réaliser l'opération d'intégration en parallèle avec la réception en entrée de N données depuis une unité en amont et leur délivrance en sortie vers une unité en aval, une unité de dérivée comprenant une unité de dérivation en parallèle pour calculer une différence dans le débordement contigu dans l'unité d'intégration en parallèle correspondante de l'unité d'intégrale tout en effectuant l'opération de dérivation en parallèle par rapport à la différence appliquée en entrée à la diffusion en sortie des résultats de l'opération vers une unité en aval, et une unité de conversion parallèle/série pour effectuer une conversion parallèle/série de la sortie de l'unité de dérivée, une unité d'intégration en parallèle dans le premier étage de l'unité d'intégrale recevant une donnée d'entrée unique en parallèle et une unité d'intégration en parallèle dans chaque étage de l'unité d'intégrale et une unité de dérivation en parallèle dans chaque étage de l'unité de dérivée effectuant l'opération d'intégration et l'opération de dérivation pour chaque étage au sein d'une seule horloge d'opération ayant une fréquence égale à 1/N fois celle de la fréquence d'horloge de référence, et l'unité de conversion parallèle/série délivrant les résultats de la conversion parallèle/série de manière synchrone avec l'horloge de référence.
(JA) 前段からのN個のデータを入力し、並列に積分演算して後段に出力するM段の並列積分ユニットを有する積分部と、積分部の対応する並列積分ユニットの隣接するオーバーフローの差分を演算すると共に差分を入力し、並列に微分演算して後段に出力する並列微分ユニットを有する微分部と、微分部からの出力を並列直列変換する並列直列変換部と、を有し、積分部の初段の並列積分ユニットは、1つの入力データを並列に受け、積分部の各段の並列積分ユニットおよび微分部の各段の並列微分ユニットは、各段の積分演算および微分演算を、マスタクロックの周波数の1/N倍の周波数の1動作クロックで実行し、並列直列変換部は、並列直列変換の結果を、マスタクロックに同期して出力するMASH方式シグマデルタ・モジュレータが提供される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)