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1. (WO2012125719) METHODS AND APPARATUS FOR TESTING INACCESSIBLE INTERFACE CIRCUITS IN A SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2012/125719 International Application No.: PCT/US2012/029071
Publication Date: 20.09.2012 International Filing Date: 14.03.2012
IPC:
G01R 31/3183 (2006.01)
Applicants: WARE, Frederick, A.[US/US]; US (UsOnly)
RAMBUS INC.; 1050 Enterprise Way, Suite 700 Sunnyvale, CA 94089, US (AllExceptUS)
Inventors: WARE, Frederick, A.; US
Agent: BEHLEL, Arthur, J.; SILICON EDGE LAW GROUP, LLP 6601 Koll Center Parkway, Suite 245 Pleasanton, CA 94566, US
Priority Data:
61/452,46614.03.2011US
Title (EN) METHODS AND APPARATUS FOR TESTING INACCESSIBLE INTERFACE CIRCUITS IN A SEMICONDUCTOR DEVICE
(FR) PROCÉDÉS ET APPAREILS PERMETTANT DE TESTER DES CIRCUITS D'INTERFACE INACCESSIBLES DANS UN DISPOSITIF SEMI-CONDUCTEUR
Abstract: front page image
(EN) A semiconductor IC device comprises a timing circuit to transfer a timing signal, the timing circuit being configured to receive a first test signal and to effect a delay in the timing signal in response to the first test signal, the first test signal including a first timing event. The semiconductor IC device further comprises an interface circuit configured to transfer the data signal in response to the timing signal, the interface circuit being further configured to receive a second test signal and to effect a delay in the data signal in response to the second test signal, the second test signal including a second timing event that is related to the first timing event according to a test criterion.
(FR) La présente invention concerne un dispositif CI semi-conducteur qui comprend un circuit de synchronisation pour transférer un signal de synchronisation, le circuit de synchronisation étant conçu pour recevoir un premier signal de test et pour effectuer un retard dans le signal de synchronisation en réponse au premier signal de test, le premier signal de test comprenant un premier événement de synchronisation. Le dispositif CI semi-conducteur comprend en outre un circuit d'interface conçu pour transférer le signal de données en réponse au signal de synchronisation, le circuit d'interface étant en outre conçu pour recevoir un second signal de test et pour effectuer un retard dans le signal de données en réponse au second signal de test, le second signal de test comprenant un second événement de synchronisation qui est lié au premier événement de synchronisation en fonction d'un critère de test.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)