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1. (WO2012124117) TIMING ERROR ELIMINATION METHOD, DESIGN ASSISTANCE DEVICE, AND PROGRAM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/124117    International Application No.:    PCT/JP2011/056457
Publication Date: 20.09.2012 International Filing Date: 17.03.2011
IPC:
G06F 17/50 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (For All Designated States Except US).
MURAKAWA, Ikuko [JP/JP]; (JP) (For US Only)
Inventors: MURAKAWA, Ikuko; (JP)
Agent: ITOH, Tadahiko; 16th Floor, Marunouchi MY PLAZA (Meiji Yasuda Seimei Building), 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005 (JP)
Priority Data:
Title (EN) TIMING ERROR ELIMINATION METHOD, DESIGN ASSISTANCE DEVICE, AND PROGRAM
(FR) PROCÉDÉ D'ÉLIMINATION D'ERREUR DE SYNCHRONISATION, DISPOSITIF D'AIDE À LA CONCEPTION ET PROGRAMME
(JA) タイミングエラー除去方法、設計支援装置、及びプログラム
Abstract: front page image
(EN)In this timing error elimination method, a theoretical correction location that can eliminate a timing error of a semiconductor integrated circuit that is to be designed and a first buffer that is inserted into the correction location are selected; regarding the correction location, an empty region on the semiconductor integrated circuit that can dispose the first buffer is searched for; and when there is no empty region, a computer executes a process that searches for a combination that, as the subject of disposing at the semiconductor integrated circuit, is of a plurality of buffers smaller than the first buffer and is able to substitute a delay by means of the insertion of the first buffer.
(FR)Dans le procédé d'élimination d'erreur de synchronisation selon la présente invention, un emplacement de correction théorique qui peut éliminer une erreur de synchronisation d'un circuit intégré à semi-conducteurs qui doit être conçu et un premier tampon qui est introduit dans l'emplacement de correction sont sélectionnés ; concernant l'emplacement de correction, une région vide sur le circuit intégré à semi-conducteurs qui peut recevoir le premier tampon est recherchée ; et lorsqu'il n'existe aucune région vide, un ordinateur exécute un processus qui recherche une combinaison qui, comme sujet d'agencement au niveau du circuit intégré à semi-conducteurs, est composée d'une pluralité de tampons plus petits que le premier tampon et est apte à substituer un retard au moyen de l'insertion du premier tampon.
(JA) タイミングエラー除去方法は、設計対象の半導体集積回路のタイミングエラーを除去可能な論理上の修正箇所及び該修正箇所に挿入する第一のバッファを選択し、前記修正箇所に関して、前記第一のバッファを配置可能な前記半導体集積回路上の空き領域を探索し、空き領域が無い場合は、前記第一のバッファの挿入によって遅延を代替可能な、該第一のバッファよりも小さい複数のバッファの組み合わせを、前記半導体集積回路への配置対象として探索する処理をコンピュータが実行する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)