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1. (WO2012122521) MEMORY CELL SYSTEM AND METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/122521    International Application No.:    PCT/US2012/028599
Publication Date: 13.09.2012 International Filing Date: 09.03.2012
IPC:
G11C 7/10 (2006.01), G11C 7/06 (2006.01)
Applicants: SHEPPARD, Douglas, P. [US/US]; (US)
Inventors: SHEPPARD, Douglas, P.; (US)
Agent: CARSTENS, David, W.; Carstens & Cahoon, LLP P.O.Box 802334 Dallas, TX 75380 (US)
Priority Data:
61/452,845 15.03.2011 US
61/476,098 15.04.2011 US
61/483,544 06.05.2011 US
61/451,031 09.03.2011 US
Title (EN) MEMORY CELL SYSTEM AND METHOD
(FR) SYSTÈME ET PROCÉDÉ POUR CELLULE DE MÉMOIRE
Abstract: front page image
(EN)A memory cell system/method incorporating reduced transistor counts and/or improved design-for-manufacturability (DFM) is disclosed. The system/method incorporates cross-coupled feedthru (3410) / feedback (3420) amplifiers to implement memory cell state memory, wherein the feedback amplifier incorporates a multi-state output drive capability (3423) allowing the memory cell to be read/written using only one access device (3430) connected to the output (3412) of the feedthru (3410) amplifier. The multi-state output drive capability (3423) modulates the feedback amplifier (3420) drive strength to enable reading/writing of the feedthru amplifier (3410) state with greatly reduced memory cell input fan-in requirements. The invention anticipates replacement of traditional DP/8T/6T/4T memory cell structures with corresponding 6T/6T/5T/3T memory cell configurations, resulting in a 16% - 25% transistor reduction depending on memory array application context.
(FR)L'invention porte sur un système/procédé pour cellule de mémoire incorporant des nombres de transistors réduits et/ou une conception favorisant la fabrication (DFM) améliorée. Le système/procédé incorpore des amplificateurs d'action directe (3410)/de rétroaction (3420) couplés les uns aux autres pour mettre en œuvre une mémoire d'état de cellule de mémoire, l'amplificateur de rétroaction incorporant une capacité d'attaque de sortie à plusieurs états (3423) permettant à la cellule de mémoire d'être lue/écrite à l'aide d'un seul dispositif d'accès (3430) connecté à la sortie (3412) de l'amplificateur d'action directe (3410). La capacité d'attaque de sortie à plusieurs états (3423) module l'intensité d'attaque de l'amplificateur de rétroaction (3420) afin de permettre une lecture/écriture de l'état de l'amplificateur d'action directe (3410) présentant des exigences d'entrance d'entrée de cellule de mémoire fortement réduites. L'invention anticipe un remplacement des structures de cellule de mémoire DP/8T/6T/4T classiques par des configurations de cellule de mémoire 6T/6T/5T/3T correspondantes, entraînant une réduction de 16 % à 25 % du nombre de transistors selon le contexte d'application de la matrice de mémoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)