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1. (WO2012121344) METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/121344    International Application No.:    PCT/JP2012/056005
Publication Date: 13.09.2012 International Filing Date: 08.03.2012
IPC:
H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01), H01L 27/00 (2006.01)
Applicants: The University of Tokyo [JP/JP]; 3-1, Hongo 7-chome, Bunkyo-ku, Tokyo 1138654 (JP) (For All Designated States Except US).
OHBA Takayuki [JP/JP]; (JP) (For US Only)
Inventors: OHBA Takayuki; (JP)
Agent: ITOH, Tadahiko; 16th Floor, Marunouchi MY PLAZA (Meiji Yasuda Seimei Building), 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005 (JP)
Priority Data:
PCT/JP2011/055486 09.03.2011 JP
Title (EN) METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法
Abstract: front page image
(EN)In this method for manufacturing a semiconductor device: separated semiconductor chips are laminated on a semiconductor substrate on which are formed a plurality of semiconductor chips having semiconductor integrated circuits on the main surface side thereof; semiconductor chips on different layers are connected in a manner enabling signal transmission; and the semiconductor chip sections subsequently laminated are separated. This method for manufacturing a semiconductor device comprises: a first step in which an insulation layer is formed on the main surface of the semiconductor substrate; a second step in which the separated semiconductor chips having semiconductor integrated circuits on the main surface side thereof are oriented so that the surface on the reverse side from the main surface faces the insulation layer, and are laminated upon the semiconductor chips formed on the semiconductor substrate with the insulation layer therebetween; and a third step in which connected portions that enable signal transmission between the semiconductor chips on different layers are formed.
(FR)La présente invention concerne un procédé de fabrication d'un dispositif à semi-conducteur : des puces semi-conductrices séparées sont stratifiées sur un substrat à semi-conducteur sur lequel sont formées une pluralité de puces à semi-conducteur présentant des circuits intégrés à semi-conducteur sur le côté de surface principal de celui-ci ; des puces à semi-conducteur sur différentes couches sont connectées d'une manière permettant une transmission du signal ; et les sections de puce à semi-conducteur stratifiées par la suite sont séparées. Ce procédé de fabrication d'un dispositif à semi-conducteur comprend : une première étape au cours de laquelle une couche d'isolation est formée sur la surface principale du substrat à semi-conducteur ; une deuxième étape au cours de laquelle les puces à semi-conducteur séparées présentant des circuits intégrés à semi-conducteur sur le côté de surface principale de celui-ci sont orientées de sorte que la surface sur le côté inverse à partir de la surface principale soit tournée vers la couche d'isolation, et sont stratifiées sur les puces à semi-conducteur formées sur le substrat à semi-conducteur, la couche d'isolation étant située entre celles-ci ; et une troisième étape au cours de laquelle les parties connectées permettant une transmission du signal entre les puces à semi-conducteur sur différentes couches sont formées.
(JA) 主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板に、個片化された半導体チップを積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、その後積層された前記半導体チップ部分を個片化する半導体装置の製造方法であって、前記半導体基板の前記主面上に絶縁層を形成する第1工程と、主面側に半導体集積回路を有する個片化された半導体チップを、前記主面と反対側の面を前記絶縁層と対向させ、前記絶縁層を介して前記半導体基板に形成された半導体チップ上に積層する第2工程と、異なる層の半導体チップ同士の信号伝達を可能にする接続部を形成する第3工程と、を有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)