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1. (WO2012121087) DIGITAL/ANALOG CONVERSION CIRCUIT AND DISPLAY DEVICE DATA DRIVER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2012/121087 International Application No.: PCT/JP2012/055153
Publication Date: 13.09.2012 International Filing Date: 01.03.2012
IPC:
H03M 1/74 (2006.01) ,G02F 1/133 (2006.01) ,G09G 3/20 (2006.01) ,G09G 3/30 (2006.01) ,G09G 3/36 (2006.01) ,H01L 51/50 (2006.01)
Applicants: TSUCHI, Hiroshi[JP/JP]; JP (UsOnly)
RENESAS ELECTRONICS CORPORATION[JP/JP]; 1753, Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668, JP (AllExceptUS)
Inventors: TSUCHI, Hiroshi; JP
Agent: KATO, Asamichi; c/o A. Kato & Associates, 20-12, Shin-Yokohama 3-chome, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
Priority Data:
2011-04728204.03.2011JP
Title (EN) DIGITAL/ANALOG CONVERSION CIRCUIT AND DISPLAY DEVICE DATA DRIVER
(FR) CIRCUIT DE CONVERSION NUMÉRIQUE/ANALOGIQUE ET DISPOSITIF DE COMMANDE DE DONNÉES D'UN DISPOSITIF D'AFFICHAGE
(JA) デジタルアナログ変換回路及び表示装置のデータドライバ
Abstract: front page image
(EN) Provided is a digital/analog conversion circuit (DAC) whereby the total number of reference voltages is reduced. The DAC comprises: a first decoder (10) which receives as input N reference voltages and n-bit digital signals (where n ≥ 4) and selects first through third voltages inclusive; and a computation amplifier (60) which receives the first through third voltages as input and outputs a voltage level of (first voltage + second voltage + 2 * third voltage) / 4. The computation amplifier (60) is treated as being capable of outputting 2^n voltage levels from a level A to a level (A - 1 + 2^n) which are reference levels for each of 2^n combinations of the n-bit digital signals. The N reference voltages include: four reference voltages, A level, (A + 4) level, (A - 4 + 2^n) level, and (A + 2^n) level, among {1 + 2^(n - 2)} reference voltages, corresponding to A + 4k (where k is an integer from 0 - 2^(n - 2)) being every fourth voltage level from the A level from the A level to the (A - 1 + 2^n) level, which are 2^n outputted voltage levels; and at most {-4 + 2^(n - 2)} reference voltages wherein at least one reference voltage, having been predetermined from {-3 + 2^(n - 2)} reference voltages other than the four reference voltages from among {1 + 2^(n - 2)} reference voltages corresponding to the every fourth voltage levels from the A level, is downsampled. N is greater than or equal to four, and is 2^(n - 2).
(FR) Cette invention se rapporte à un circuit de conversion numérique/analogique (DAC) grâce auquel le nombre total de tensions de référence est réduit. Le DAC comprend : un premier décodeur (10) qui reçoit en tant qu'entrées N tensions de référence et des signaux numériques à n bits (où n ≥ 4) et sélectionne trois tensions ; et un amplificateur de calcul (60) qui reçoit en tant qu'entrées les trois tensions et délivre en sortie un niveau de tension égal à (la première tension + la deuxième tension + 2 * la troisième tension) / 4. L'amplificateur de calcul (60) est traité comme étant capable de délivrer en sortie 2^n niveaux de tension à partir d'un niveau A jusqu'à un niveau (A - 1 + 2^n) qui sont des niveaux de référence pour chacune des 2^n combinaisons des signaux numériques à n bits. Les N tensions de référence comprennent : quatre tensions de référence, le niveau A, le niveau (A + 4), le niveau (A - 4 + 2^n) et le niveau (A + 2^n), parmi {1 + 2^(n - 2)} tensions de référence, correspondant à A + 4k (où k est un nombre entier compris entre 0 et 2^(n - 2)) étant chaque quatrième niveau de tension à partir du niveau A jusqu'au niveau (A - 1 + 2^n), qui sont 2^n niveaux de tension délivrés en sortie ; et tout au plus {- 4 + 2^(n - 2)} tensions de référence, une tension de référence au moins, ayant été prédéterminée à partir de {-3 + 2^(n - 2)} tensions de référence autres que les quatre tensions de référence parmi {1 + 2^(n - 2)} tensions de référence correspondant à chaque quatrième niveau de tension à partir du niveau A, étant sous-échantillonnée. N est supérieur ou égal à quatre et est égal à 2^(n - 2).
(JA)  参照電圧の総数を削減するデジタルアナログ変換回路(DAC)を提供する。DACはN個の参照電圧とnビット(n≧4)のデジタル信号を入力し第1乃至第3の電圧を選択する第1のデコーダ(10)と、前記第1乃至第3の電圧を入力し(第1の電圧+第2の電圧+2×第3の電圧)/4の電圧レベルを出力する演算増幅器(60)を備える。演算増幅器(60)はnビットのデジタル信号の2^n通りの組み合わせのそれぞれに対して基準レベルとなる第Aレベルから第(A-1+2^n)レベルまでの2^n個の電圧レベルが出力可能とされ、N個の参照電圧は2^n個の出力電圧レベルである第Aレベル乃至第(A-1+2^n)レベルに対して第Aレベルから4レベル置きの電圧レベル:A+4k(但し、kは0から2^(n-2)までの整数)に対応する{1+2^(n-2)}個の参照電圧のうち第Aレベル、第(A+4)レベル、第(A-4+2^n)レベル、第(A+2^n)レベルの4個の参照電圧と、前記第Aレベルから4レベル置きの電圧レベルに対応する{1+2^(n-2)}個の参照電圧のうち前記4個の参照電圧以外の{-3+2^(n-2)}の参照電圧から予め定められた少なくとも1つの個数の参照電圧を間引いた、多くとも{-4+2^(n-2)}の参照電圧を含み、Nは4以上、2^(n-2)である(図1)。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)