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1. (WO2012120792) THREE-DIMENSIONAL INTEGRATED CIRCUIT DESIGN DEVICE, THREE-DIMENSIONAL INTEGRATED CIRCUIT DESIGN METHOD, AND PROGRAM
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2012/120792 International Application No.: PCT/JP2012/001057
Publication Date: 13.09.2012 International Filing Date: 17.02.2012
IPC:
G06F 17/50 (2006.01) ,H01L 21/82 (2006.01)
Applicants: MORIMOTO, Takashi; null (UsOnly)
HASHIMOTO, Takashi; null (UsOnly)
PANASONIC CORPORATION[JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
Inventors: MORIMOTO, Takashi; null
HASHIMOTO, Takashi; null
Agent: NAKAJIMA, Shiro; 6F, Yodogawa 5-Bankan 2-1, Toyosaki 3-chome Kita-ku, Osaka-shi Osaka 5310072, JP
Priority Data:
2011-05202609.03.2011JP
Title (EN) THREE-DIMENSIONAL INTEGRATED CIRCUIT DESIGN DEVICE, THREE-DIMENSIONAL INTEGRATED CIRCUIT DESIGN METHOD, AND PROGRAM
(FR) DISPOSITIF DE CONCEPTION DE CIRCUIT INTÉGRÉ TRIDIMENSIONNEL, PROCÉDÉ DE CONCEPTION DE CIRCUIT INTÉGRÉ TRIDIMENSIONNEL ET PROGRAMME
(JA) 三次元集積回路設計装置、三次元集積回路設計方法、プログラム
Abstract: front page image
(EN) A worst temperature calculation unit (206), on the basis of heating value information (204) for each layer of a three-dimensional integrated circuit to be designed and stack structure information (205) of the three-dimensional integrated circuit, calculates the worst temperature at operating time of the stacked chip. A logic synthesis library selection unit (208) selects a standard cell library corresponding to the calculated worst temperature. A logic synthesis unit (209) performs logic synthesis using the selected standard cell library.
(FR) Une unité de calcul de la pire température (206), sur la base d'informations de valeur d'échauffement (204) pour chaque couche d'un circuit intégré tridimensionnel devant être conçu et d'informations de structure de pile (205) du circuit intégré tridimensionnel, calcule la pire température au temps de fonctionnement de la puce empilée. Une unité de sélection de bibliothèque de synthèse logique (208) sélectionne une bibliothèque de cellules standard correspondant à la pire température calculée. Une unité de synthèse logique (209) exécute une synthèse logique à l'aide de la bibliothèque de cellules standard sélectionnée.
(JA)  ワースト温度算出部206は、設計対象の三次元集積回路の各層の発熱量情報204および三次元集積回路の積層構造情報205に基づき、積層チップの動作時におけるワースト温度を算出する。論理合成ライブラリ選択部208は、算出したワースト温度に応じたスタンダードセルライブラリを選択する。論理合成部209は、選択したスタンダードセルライブラリを用いて論理合成を行う。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)