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Pub. No.:    WO/2012/120619    International Application No.:    PCT/JP2011/055247
Publication Date: 13.09.2012 International Filing Date: 07.03.2011
H03K 19/0175 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (For All Designated States Except US).
IDE, Masao [JP/JP]; (JP) (For US Only).
TANAKA, Tomohiro [JP/JP]; (JP) (For US Only)
Inventors: IDE, Masao; (JP).
TANAKA, Tomohiro; (JP)
Agent: SANADA, Tamotsu; NOF Kichijoji-honcho Bldg. 5th Floor, 10-31, Kichijoji-honcho 1-chome, Musashino-shi, Tokyo 1800004 (JP)
Priority Data:
(JA) 集積回路
Abstract: front page image
(EN)Provided is an integrated circuit, comprising: output units (5, 5a) which are configured to cascade connect a CMOS inverter, configured from first MOS transistors (52, 56) and second MOS transistors (51, 55), which takes a first signal as input and outputs a second signal, with third MOS transistors (53, 54) which receive a control signal which controls the output of the second signal as input into gate terminals and which are in an off state when the control signal denotes that the output of the second signal is suppressed; and fixing units (2, 3, 2a, 3a, 46, 47) which fix the first signal value on the basis of the control signal. When the control signal denotes that the output of the second signal is suppressed, the fixing units (2, 3, 2a, 3a, 46, 47) fix the first signal either to the value whereby the first MOS transistors (52, 56) are in the off state, or to the value whereby the second transistors (51, 55) are in the off state.
(FR)L'invention concerne un circuit intégré, comprenant : des unités de sortie (5, 5a) qui sont configurées pour connecter en cascade un inverseur CMOS, configuré à partir de premiers transistors MOS (52, 56) et de deuxièmes transistors MOS (51, 55), qui prend un premier signal comme entrée et produit un deuxième signal, avec des troisièmes transistors MOS (53, 54) qui reçoivent un signal de commande qui commande la sortie du deuxième signal comme entrée dans une borne de gâchette et qui sont à l'état inactif quand le signal de commande dénote que la sortie du deuxième signal est supprimée; et des unités de fixation (2, 3, 2a, 3a, 46, 47) qui fixent la valeur du premier signal sur la base du signal de commande. Quand le signal de commande dénote que la sortie du deuxième signal est supprimée, les unités de fixation (2, 3, 2a, 3a, 46, 47) fixent le premier signal soit à la valeur à laquelle les premiers transistors MOS (52, 56) sont à l'état inactif, soit à la valeur à laquelle les deuxièmes transistors MOS (51, 55) sont à l'état inactif.
(JA) 第1信号を入力として第2信号を出力する、第1のMOSトランジスタ(52,56)および第2のMOSトランジスタ(51,55)から構成されるCMOSインバータと、第2信号の出力を制御する制御信号がゲート端子に入力されるととともに、制御信号が第2信号の出力を抑止することを示している場合にオフ状態となる第3のMOSトランジスタ(53,54)と、を縦続接続して構成される出力部(5,5a)と、制御信号基づいて第1信号の値を固定する固定部(2,3,2a,3a,46,47)と、をそなえ、制御信号が、第2信号の出力を抑止することを示している場合に、固定部(2,3,2a,3a,46,47)は、第1のMOSトランジスタ(52,56)がオフ状態となる値または第2トランジスタ(51,55)がオフ状態となる値に第1信号を固定する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)