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1. (WO2012117524) MEMORY CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2012/117524 International Application No.: PCT/JP2011/054641
Publication Date: 07.09.2012 International Filing Date: 01.03.2011
G11C 11/41 (2006.01)
Applicants: GOTO, Kenji[JP/JP]; JP (UsOnly)
FUJITSU LIMITED[JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
Inventors: GOTO, Kenji; JP
Agent: SAKAI, Hiroaki; Sakai International Patent Office, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020, JP
Priority Data:
(JA) メモリ回路
Abstract: front page image
(EN) The memory circuit (10) disclosed in the present application has a plurality of bit cells (201 to 20n), a precharge circuit (21), read circuits (22 and 23), a write circuit (25), a control circuit (24), and pMOS transistors (25h and 25i). When writing data to any bit cell, the precharge circuit sets the level of the potential of a pair of bitlines which are connected to the bit cell to high potential, and the control circuit transmits the write-data and the inverted signal of the write-data to the write circuit via a pair of write data lines. The write circuit has one pair of nMOS transistors which connect together each of the pair of write data lines and the pair of bitlines, and conducts electricity to the one pair of nMOS transistors. The pMOS transistors each connect one bitline of the pair of bitlines to a power supply voltage on the basis of a value of one write data line of the pair of write data lines that transmits the write-data to the other bitline of the pair of bitlines.
(FR) La présente invention concerne un circuit de mémoire (10) qui comprend une pluralité de cellules binaires (201 à 20n), un circuit de précharge (21), des circuits de lecture (22 et 23), un circuit d'écriture (25), un circuit de commande (24) et des transistors pMOS (25h et 25i). Lors de l'écriture de données dans n'importe quelle cellule binaire, le circuit de précharge règle à un potentiel haut le niveau du potentiel d'une paire de lignes de bits qui sont connectées à la cellule binaire, et le circuit de commande envoie les données d'écriture et le signal inversé des données d'écriture au circuit d'écriture par une paire de lignes de données d'écriture. Le circuit d'écriture comprend une paire de transistors nMOS qui connectent ensemble chaque ligne de données d'écriture de la paire de lignes de données d'écriture et la paire de lignes de bits, et conduit de l'électricité vers la paire de transistors nMOS. Les transistors nMOS connectent chacun une ligne de bits de la paire de lignes de bits à une tension d'alimentation électrique sur la base d'une valeur d'une ligne de données d'écriture de la paire de lignes de données d'écriture qui transmet les données d'écriture à l'autre ligne de bits de la paire de lignes de bits.
(JA)  本願の開示するメモリ回路(10)は、複数のビットセル(20~20)とプリチャージ回路(21)と読み出し回路(22、23)と書き込み回路(25)と制御回路(24)とpMOSトランジスタ(25h、25i)とを有する。ビットセルのいずれかにデータの書き込みを実行する場合、プリチャージ回路は、当該ビットセルと接続されたビット線対の電位レベルを高電位にし、制御回路は、ライトデータ線対を介して書き込み回路に書き込みデータと当該書き込みデータの反転信号とを伝送する。書き込み回路は、ライトデータ線対とビット線対のそれぞれとを接続する一対のnMOSトランジスタを有し、一対のnMOSトランジスタを導通させる。pMOSトランジスタは、ビット線対の一方を、当該ビット線対の他方への書き込みデータを伝送するライトデータ線対の一方の値に基づいて電源電圧に接続する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)