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1. (WO2012116173) INTEGRATED CIRCUIT TESTING WITH POWER COLLAPSED
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/116173    International Application No.:    PCT/US2012/026311
Publication Date: 30.08.2012 International Filing Date: 23.02.2012
Chapter 2 Demand Filed:    22.12.2012    
IPC:
G01R 31/30 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US) (For All Designated States Except US).
CHEN, Wei [US/US]; (US) (For US Only).
TAO, Yucong [CN/US]; (US) (For US Only).
SEVERSON, Matthew L. [US/US]; (US) (For US Only).
GEMAR, Jeffrey R. [US/US]; (US) (For US Only).
YANG, Chang Yong [US/US]; (US) (For US Only)
Inventors: CHEN, Wei; (US).
TAO, Yucong; (US).
SEVERSON, Matthew L.; (US).
GEMAR, Jeffrey R.; (US).
YANG, Chang Yong; (US)
Agent: TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Priority Data:
13/032,732 23.02.2011 US
Title (EN) INTEGRATED CIRCUIT TESTING WITH POWER COLLAPSED
(FR) TEST DE CIRCUIT INTÉGRÉ AVEC ALIMENTATION RÉTRACTABLE
Abstract: front page image
(EN)In examples, apparatus and methods are provided for an integrated circuit. The integrated circuit includes a first integrated circuit portion having a main power domain and a second integrated circuit portion having a collapsible power domain. The integrated circuit also has a level shifter having an input coupled to the second circuit portion and an output coupled to the first integrated circuit portion. The level shifter is configured to hold constant the level shifter output when power to the collapsible power domain is collapsed. A quiescent drain current measurement circuit can be coupled to test at least a part of the second integrated circuit portion. A boundary scan register can be coupled between the level shifter output and the first integrated circuit portion. The integrated circuit can also include a power management circuit.
(FR)La présente invention concerne, dans des exemples, un appareil et des procédés pour un circuit intégré. Le circuit intégré comprend une première partie de circuit intégré ayant un domaine d'alimentation principal et une deuxième partie de circuit intégré ayant un domaine d'alimentation rétractable. Le circuit intégré a également un dispositif de décalage de niveau ayant une entrée couplée à la deuxième partie de circuit et une sortie couplée à la première partie de circuit intégré. Le dispositif de décalage de niveau est configuré pour maintenir constante la sortie du dispositif de décalage de niveau lorsque l'alimentation du domaine d'alimentation rétractable est retirée. Un circuit de mesure de courant débité quiescent peut être couplé pour tester au moins une partie de la deuxième partie de circuit intégré. Un registre à décalage périphérique peut être couplé entre la sortie du dispositif de décalage de niveau et la première partie de circuit intégré. Le circuit intégré peut comprendre en outre un circuit de gestion d'alimentation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)