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1. (WO2012113170) MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/113170    International Application No.:    PCT/CN2011/072527
Publication Date: 30.08.2012 International Filing Date: 08.04.2011
IPC:
H01L 21/336 (2006.01)
Applicants: INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No.3 Beitucheng West Road Chaoyang District, Beijing 100029 (CN) (For All Designated States Except US).
ZHOU, Huajie [CN/CN]; (CN) (For US Only).
XU, Qiuxia [CN/CN]; (CN) (For US Only)
Inventors: ZHOU, Huajie; (CN).
XU, Qiuxia; (CN)
Agent: CHINA SCIENCE PATENT & TRADEMARK AGENT LTD.; 25/F., Bldg. B, Tsinghua Tongfang Hi-Tech Plaza No.1, Wangzhuang Rd., Haidian District Beijing 100083 (CN)
Priority Data:
201110046790.3 25.02.2011 CN
Title (EN) MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR
(ZH) 一种半导体器件的制备方法
Abstract: front page image
(EN)A manufacturing method for semiconductor device is provided. The method comprises: a local buried isolation dielectric layer (106) is formed on a semiconductor substrate (101); a fin (107) is formed on a silicon substrate (101) which is located on the local buried isolation dielectric layer (106); a gate stack structure is formed on the top and side of the fin (107); source/drain structures are formed in the fin (107) of both sides of the gate stack structure; metallising. The method employs conventional top to bottom process which is based on quasi plane to realize good compatible with complementary metal oxide semiconductor (CMOS) planar process and is liable to integration, and thereby contributes to inhibit short channel effect and reduces dimension of the metal oxide semiconductor field effect transistor (MOSFET).
(FR)L'invention concerne un procédé de fabrication d'un dispositif semi-conducteur. Le procédé comprend les étapes suivantes : une couche diélectrique d'isolation enterrée locale (106) est formée sur un substrat semi-conducteur (101) ; une ailette (107) est formée sur un substrat de silicium (101) qui est situé au-dessus de la couche diélectrique d'isolation enterrée locale (106) ; une structure empilée de grille est formée sur le sommet et sur le côté de l'ailette (107) ; des structures de source/de drain sont formées dans l'ailette (107) des deux côtés de la structure empilée de grille ; une métallisation. Le procédé utilise un processus conventionnel de haut en bas qui est fondé sur un quasi-plan afin d'obtenir une bonne compatibilité avec le procédé planaire CMOS et il se prête à l'intégration, ce qui contribue à empêcher l'effet de canal court et réduit les dimensions du transistor à effet de champ métal-oxyde semi-conducteur (MOSFET).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)