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1. (WO2012112594) SYSTEMS AND METHODS FOR DYNAMIC MOSFET BODY BIASING FOR LOW POWER, FAST RESPONSE VLSI APPLICATIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/112594    International Application No.:    PCT/US2012/025105
Publication Date: 23.08.2012 International Filing Date: 14.02.2012
IPC:
H03K 17/30 (2006.01), H03K 17/687 (2006.01)
Applicants: CALIFORNIA INSTITUTE OF TECHNOLOGY [US/US]; 1200 E. California Boulevard M/C 201-85 Pasadena, CA 91125 (US) (For All Designated States Except US).
DUONG, Tuan Anh [US/US]; (US) (For US Only)
Inventors: DUONG, Tuan Anh; (US)
Agent: LIU, Paul Y.; Kauth, Pomeroy, Peck & Bailey LLP 2400 E. Katella Avenue Suite 1050 Anaheim, CA 92806 (US)
Priority Data:
61/442,371 14.02.2011 US
Title (EN) SYSTEMS AND METHODS FOR DYNAMIC MOSFET BODY BIASING FOR LOW POWER, FAST RESPONSE VLSI APPLICATIONS
(FR) SYSTÈMES ET PROCÉDÉS PERMETTANT UNE SOLLICITATION DE CORPS DE TRANSISTOR MOUFTE DYNAMIQUE POUR DES APPLICATIONS DE CIRCUIT INTÉGRÉ À TRÈS GRANDE ÉCHELLE (VLSI) À RÉPONSE RAPIDE ET DE FAIBLE PUISSANCE
Abstract: front page image
(EN)Systems and methods in accordance with embodiments of the invention are disclosed that include MOSFET transistor operation by adjusting Vbs, or the voltage applied to the body terminal of the MOSFET transistor, to control the threshold voltage (Vth) in order to minimize leakage current and increase response time. One embodiment includes a n-channel metal-oxide- semiconductor field-effect transistor (NMOS), including: a gate terminal; a source terminal; a drain terminal; a body terminal; and control circuitry, where the control circuitry is configured to bias the body terminal at a first voltage when voltage applied to the gate terminal turns the transistor OFF and a second voltage when voltage applied to the gate terminal turns the transistor ON; and where the first voltage is of a lower value than the second voltage.
(FR)La présente invention se rapporte, selon des modes de réalisation, à des systèmes et à des procédés qui permettent un fonctionnement de transistor à effet de champ à semi-conducteur à oxyde métallique (MOSFET, Metal Oxide Semiconductor Field Effect Transistor) par réglage de la tension (Vbs) appliquée à la borne de corps du transistor MOSFET pour réguler la tension de seuil (Vth) afin de réduire à un minimum le courant de fuite et à augmenter le temps de réponse. Un mode de réalisation comprend un transistor à effet de champ à semi-conducteur à oxyde métallique de canal de type N (NMOS, Negative Metal Oxide Semiconductor) comprenant : une borne de grille; une borne de source; une borne de drain; une borne de corps; et un montage de circuits de commande, le montage de circuits de commande étant configuré pour solliciter la borne de corps à une première tension lorsque la tension appliquée à la borne de grille désactive le transistor et à une seconde tension lorsque la tension appliquée à la borne de grille active le transistor, la première tension présentant une valeur inférieure à celle de la seconde tension.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)