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1. (WO2012111174) WAFER LEVEL PACKAGE, CHIP SIZE PACKAGE DEVICE AND METHOD OF MANUFACTURING WAFER LEVEL PACKAGE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/111174    International Application No.:    PCT/JP2011/056237
Publication Date: 23.08.2012 International Filing Date: 16.03.2011
IPC:
H01L 23/02 (2006.01)
Applicants: OMRON CORPORATION [JP/JP]; 801, Minamifudodo-cho, Horikawahigashiiru, Shiokoji-dori, Shimogyo-ku, Kyoto-shi, Kyoto 6008530 (JP) (For All Designated States Except US).
OKUNO, Toshiaki; (For US Only).
INOUE, Katsuyuki; (For US Only).
FUJIWARA, Takeshi; (For US Only).
SEKI, Tomonori; (For US Only)
Inventors: OKUNO, Toshiaki; .
INOUE, Katsuyuki; .
FUJIWARA, Takeshi; .
SEKI, Tomonori;
Agent: MASUI, Yoshihisa; HARAKENZO WORLD PATENT & TRADEMARK, Daiwa Minamimorimachi Building, 2-6, Tenjinbashi 2-chome Kita, Kita-ku, Osaka-shi, Osaka 5300041 (JP)
Priority Data:
2011-031328 16.02.2011 JP
Title (EN) WAFER LEVEL PACKAGE, CHIP SIZE PACKAGE DEVICE AND METHOD OF MANUFACTURING WAFER LEVEL PACKAGE
(FR) BOÎTIER AU NIVEAU DE LA TRANCHE, DISPOSITIF D'ENCAPSULATION DE LA TAILLE D'UNE PUCE ET PROCÉDÉ DE FABRICATION D'UN BOÎTIER AU NIVEAU DE LA TRANCHE
(JA) ウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法
Abstract: front page image
(EN)A wafer level package (20A) according to the present invention is provided with a base wafer (22) having a plurality of semiconductor chips (1) mounted or formed on its surface and a cover wafer (23) opposite the base wafer (22). The base wafer (22) and the cover wafer (23) are joined so as to sandwich therebetween a frame-shaped seal frame (4) which seals the periphery of each semiconductor chip. A gap (24) is formed between respective seal frames (4) of mutually adjoining semiconductor chips (1). In the gap (24) between the respective seal frames (4) of the mutually adjoining semiconductor chips (1), a partial connect part (26) is provided, which mutually and partially connects both seal frames (4). Hereby, the occurrence of a crack in a seal frame can be avoided when dicing, while providing a wafer level package, a chip size package device and a method of manufacturing a wafer level package, which can suppress the occurrence of peel-off from a wafer even when a high-temperature process is applied after a wet process or after liquid cleaning.
(FR)La présente invention concerne un boîtier au niveau de la tranche (20A) pourvu d'une tranche de base (22) présentant une pluralité de puces semi-conductrices (1) montées ou formées sur sa surface et une tranche de couverture (23) opposée à la tranche de base (22). La tranche de base (22) et la tranche de couverture (23) sont reliées de manière à prendre en sandwich entre elles un cadre d'étanchéité (4) étanchéifiant la périphérie de chaque puce semi-conductrice. Un espace (24) est formé entre des cadres d'étanchéité (4) respectifs de puces semi-conductrices (1) mutuellement contiguës. Dans l'espace (24) entre les cadres d'étanchéité (4) respectifs des puces semi-conductrices (1) mutuellement contiguës est disposée une partie de connexion partielle (26) connectant mutuellement et partiellement les deux cadres d'étanchéité (4). Ceci permet d'éviter l'occurrence d'une fissure dans un cadre d'étanchéité lors du découpage en dés, tout en fournissant un boîtier au niveau de la tranche, un dispositif d'encapsulation de la taille d'une tranche et un procédé de fabrication d'un boîtier au niveau de la tranche pouvant éliminer l'occurrence de détachement d'une tranche y compris lorsqu'un traitement à haute température est appliqué après un traitement par voie humide ou après un nettoyage par un liquide.
(JA) ウエハレベルパッケージ(20A)は、面内に複数の半導体チップ(1)が搭載又は形成された基部用ウエハ(22)と該基部用ウエハ(22)に対向するカバー部用ウエハ(23)とを備える。基部用ウエハ(22)とカバー部用ウエハ(23)とは各半導体チップ(1)の周りを封止する枠状のシール枠(4)を挟んで接合されている。互いに隣接する各半導体チップ(1)におけるシール枠(4)同士の間には隙間(24)が形成されている。互いに隣接する各半導体チップ(1)のシール枠(4)の隙間(24)には、両シール枠(4)を互いに部分的に連結する部分連結部(26)が設けられている。これにより、ダイシング時におけるシール枠のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法を提供することができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)