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1. (WO2012108411) ENCODING/DECODING PROCESSOR AND WIRELESS COMMUNICATION APPARATUS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/108411    International Application No.:    PCT/JP2012/052696
Publication Date: 16.08.2012 International Filing Date: 07.02.2012
IPC:
H03M 13/29 (2006.01), H04L 1/00 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
TAKEUCHI Toshiki [JP/JP]; (JP) (For US Only).
IGURA Hiroyuki [JP/JP]; (JP) (For US Only)
Inventors: TAKEUCHI Toshiki; (JP).
IGURA Hiroyuki; (JP)
Agent: TAKAHASHI Isamu; 7th Floor, Minaminihon Bldg., 10-7, Higashi Kanda 1-chome, Chiyoda-ku, Tokyo 1010031 (JP)
Priority Data:
2011-026885 10.02.2011 JP
Title (EN) ENCODING/DECODING PROCESSOR AND WIRELESS COMMUNICATION APPARATUS
(FR) PROCESSEUR DE CODAGE/DÉCODAGE ET APPAREIL DE COMMUNICATION SANS FIL
(JA) 符号化/復号化処理プロセッサ、および無線通信装置
Abstract: front page image
(EN)[Problem] To provide an encoding/decoding processor or the like that can quickly perform various encoding/decoding processes in a plurality of wireless communication systems and that can be made by use of a simple circuit configuration. [Solution] An encoding/decoding processor (100) includes a coprocessor (11) that is dedicated to encoding and decoding processes. The coprocessor (11) comprises: a parameter register (60) that stores externally given operation modes and the settings of generation polynomials; and a calculation circuit (22a) that operates on the basis of the operation modes and the generation polynomials and that performs calculations, which are required for the encoding and decoding processes, by a plurality of bits per cycle in a parallel manner. The coprocessor (11) further comprises memory controllers (20, 21), which include: address generator circuits (30, 40) for outputting the addresses of the storage devices; FIFO circuits (31, 41) for temporarily storing data; and data packing circuits (32, 42) for making up predetermined numbers of bits of data for output.
(FR)[Problème] L'invention a pour objet de réaliser un processeur de codage/décodage ou similaire qui peut accomplir rapidement différents processus de codage/décodage dans une pluralité de systèmes de communication sans fil et qui peut être construit en utilisant une configuration de circuit simple. [Solution] Un processeur de codage/décodage (100) selon l'invention comprend un coprocesseur (11) qui est dédié aux processus de codage et de décodage. Le coprocesseur (11) comprend un registre de paramètres (60) qui stocke des modes de fonctionnement indiqués depuis l'extérieur et les réglages de polynômes de génération; et un circuit de calcul (22a) qui fonctionne en se basant sur les modes de fonctionnement et les polynômes de génération et qui exécute les calculs nécessaires pour les processus de codage et de décodage, de manière parallèle par une pluralité de bits par cycle. Le coprocesseur (11) comprend en plus des contrôleurs de mémoire (20, 21) qui comprennent à leur tour : des circuits générateurs d'adresse (30, 40) pour délivrer les adresses des dispositifs de stockage; des circuits FIFO (31, 41) pour le stockage temporaire de données; et des circuits de mise en paquets des données (32, 42) pour assembler des nombres prédéterminés de bits de données en vue de leur diffusion.
(JA)【課題】複数の無線通信方式における種々の符号化/復号化処理を高速に、かつ簡単な回路構成によって実現しうる符号化/復号化処理プロセッサ等を提供する。 【解決手段】符号化/復号化処理プロセッサ100は、符号化および復号化処理専用のコプロセッサ11を有すると共に、コプロセッサが、外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタ60と、動作モードおよび生成多項式に基づいて動作し、符号化および復号化処理に必要な演算を1サイクルで複数のビット分を並列に行う演算回路22aとを備える。また、記憶装置のアドレスを出力するアドレスジェネレータ回路30,40と、データを一時的に格納するFIFO回路31,41と、データを予め定められたビット数に揃えて出力するデータパッキング回路32,42とを備えるメモリコントローラ20~21を有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)