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Pub. No.:    WO/2012/107970    International Application No.:    PCT/JP2011/004152
Publication Date: 16.08.2012 International Filing Date: 22.07.2011
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
IKOMA, Daisaku; (For US Only).
HARADA, Yoshinao; (For US Only).
YAMASHITA, Kyouji; (For US Only).
OOTANI, Katsuhiro; (For US Only)
Inventors: IKOMA, Daisaku; .
HARADA, Yoshinao; .
YAMASHITA, Kyouji; .
OOTANI, Katsuhiro;
Agent: MAEDA, Hiroshi; Osaka-Marubeni Bldg.,5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Priority Data:
2011-026976 10.02.2011 JP
(JA) 半導体装置
Abstract: front page image
(EN)A semiconductor device is provided with: a first transistor (Tr1) which is formed on a semiconductor substrate and comprises a first channel region and a first gate electrode that is formed on the first channel region: and a second transistor (Tr2) which is formed on the semiconductor substrate and comprises a second channel region that has the same conductivity type as the first channel region and a second gate electrode that is formed on the second channel region and at the same potential as the first gate electrode. The drain of the first transistor (Tr1) and the source of the second transistor (Tr2) are electrically connected with each other. The absolute value of the first threshold voltage (Vt1) of the first transistor (Tr1) is larger than the absolute value of the second threshold voltage (Vt2) of the second transistor (Tr2).
(FR)L'invention concerne un dispositif semi-conducteur qui comprend : un premier transistor (Tr1) qui est formé sur un substrat semi-conducteur et comprend une première région de canal et une première électrode de grille qui est formée sur la première région de canal ; et un second transistor (Tr2) qui est formé sur le substrat semi-conducteur et comprend une seconde région de canal qui a le même type de conductivité que la première région de canal et une seconde électrode de grille qui est formée sur la seconde région de canal et a le même potentiel que la première électrode de grille. Le drain du premier transistor (Tr1) et la source du second transistor (Tr2) sont connectés électriquement entre eux. La valeur absolue de la première tension de seuil (Vt1) du premier transistor (Tr1) est supérieure à la valeur absolue de la seconde tension de seuil (Vt2) du second transistor (Tr2).
(JA) 半導体装置は、半導体基板に形成され、第1のチャネル領域及び該第1のチャネル領域の上に形成された第1のゲート電極を有する第1のトランジスタ(Tr1)と、半導体基板に形成され、導電型が第1のチャネル領域と同一の第2のチャネル領域、及び該第2のチャネル領域の上に形成され、電位が第1のゲート電極と同一の第2のゲート電極を有する第2のトランジスタ(Tr2)とを備えている。第1のトランジスタ(Tr1)のドレインと第2のトランジスタ(Tr2)のソースとは電気的に接続されている。第1のトランジスタ(Tr1)の第1の閾値電圧(Vt1)の絶対値は、第2のトランジスタ(Tr2)の第2の閾値電圧(Vt2)の絶対値よりも大きい。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)