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1. (WO2012106311) ESD CLAMP FOR MULTI-BONDED PINS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/106311    International Application No.:    PCT/US2012/023281
Publication Date: 09.08.2012 International Filing Date: 31.01.2012
IPC:
G11C 5/14 (2006.01)
Applicants: INTERSIL AMERICAS INC. [US/US]; 1001 Murphy Ranch Road Milpitas, California 95035 (US) (For All Designated States Except US).
COLLURA, Claudio [IT/GB]; (GB) (For US Only).
WARRINGTON, Allan R. [GB/GB]; (GB) (For US Only).
ROBINSON, Neil, E. [GB/GB]; (GB) (For US Only)
Inventors: COLLURA, Claudio; (GB).
WARRINGTON, Allan R.; (GB).
ROBINSON, Neil, E.; (GB)
Agent: WAHLQUIST, Jay, A.; Fogg & Powers LLC 5810 W 78th St Suite 100 Minneapolis, Minnesota 55439 (US)
Priority Data:
61/439,420 04.02.2011 US
13/223,482 01.09.2011 US
Title (EN) ESD CLAMP FOR MULTI-BONDED PINS
(FR) PINCE ESD POUR BROCHES À CONNEXIONS MULTIPLES
Abstract: front page image
(EN)A circuit comprises a plurality of segments and a clamp circuit. Each of the plurality of segments comprises a bond pad coupled to a multi-bonded pin via a respective bond wire and a conductor coupling the bond pad to a respective internal connection. The bond pad from each of the plurality of segments is coupled to the same multi-bonded pin. The clamp circuit comprises a plurality of input pins and a plurality of clamp transistors. Each input pin is coupled to the bond pad of a respective one of the plurality of segments via the respective conductor. Each clamp transistor is coupled to a respective one of the input pins, wherein each of the plurality of clamp transistors is configured to prevent a voltage on the respective conductor from exceeding a respective voltage limit.
(FR)La présente invention concerne un circuit comprenant une pluralité de segments et un circuit de blocage. Chaque segment de la pluralité de segments comprend un plot de connexion couplé à une broche à connexions multiples par le biais d'un fil de connexion respectif et un conducteur couplant le plot de connexion à une connexion interne respective. Le plot de connexion de chaque segment de la pluralité de segments est couplé à la même broche à connexions multiples. Le circuit de blocage comprend une pluralité de broches d'entrée et une pluralité de transistors de blocage. Chaque broche d'entrée est couplée au plot de connexion d'un segment respectif de la pluralité de segments par le biais du conducteur respectif. Chaque transistor de couplage est couplé à une broche d'entrée respective des broches d'entrée, chaque transistor de blocage de la pluralité de transistors de blocage est configuré pour empêcher une tension sur le conducteur respectif de dépasser une limite de tension respective.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)