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1. (WO2012106183) MULTICHIP PACKAGES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/106183    International Application No.:    PCT/US2012/022801
Publication Date: 09.08.2012 International Filing Date: 26.01.2012
Chapter 2 Demand Filed:    30.11.2012    
IPC:
H01L 21/98 (2006.01), H01L 25/065 (2006.01), H01L 21/762 (2006.01), H01L 21/768 (2006.01), H01L 23/48 (2006.01), H01L 21/683 (2006.01), H01L 21/8234 (2006.01)
Applicants: MEGICA CORPORATION; 8F.-1, No. 29, Puding Road East District Hsin-Chu 30072 (TW) (For All Designated States Except US).
LIN, Mou-Shiung [US/--]; (TW) (For US Only).
YANG, Ping-Jung; (TW) (For US Only).
LO, Hsin-Jung; (TW) (For US Only).
LIU, Te-Sheng; (TW) (For US Only).
LEE, Jin-Yuan; (TW) (For US Only)
Inventors: LIN, Mou-Shiung; (TW).
YANG, Ping-Jung; (TW).
LO, Hsin-Jung; (TW).
LIU, Te-Sheng; (TW).
LEE, Jin-Yuan; (TW)
Agent: LENKIN, Alan, M.; Seyfarth Shaw L.L.P 2029 Century Park East Suite 3500 Los Angeles, CA 90067-3021 (US)
Priority Data:
61/438,635 01.02.2011 US
13/358,496 25.01.2012 US
Title (EN) MULTICHIP PACKAGES
(FR) BOÎTIERS MULTIPUCES
Abstract: front page image
(EN)Multichip packages or multichip modules may include stacked chips and through silicon/substrate vias (TSVs) formed using enclosure-first technology. Enclosure-first technology may include forming an isolation enclosure associated with a TSV early in the fabrication process, without actually forming the associated TSV. The TSV associated with the isolation enclosure is formed later in the fabrication process. The enclosure-first technology allows the isolation enclosures to be used as alignment marks for stacking additional chips. The stacked chips can be connected to each other or to an external circuit such that data input is provided through the bottom-most (or topmost) chip, data is output from the bottom-most (or topmost) chip. The multichip package may provide a serial data connection, and a parallel connection, to each of the stacked chips.
(FR)Les boîtiers multipuces ou modules multipuces selon l'invention peuvent comprendre des puces empilées et des interconnexions en silicium traversantes (TSVs) formées au moyen de la technologie d'enceinte en premier. La technologie d'enceinte en premier peut consister à former une enceinte d'isolation associée à une TSV tôt dans le processus de fabrication, sans former effectivement la TSV associée. La TSV associée à l'enceinte d'isolation est formée plus tard dans le processus de fabrication. La technologie d'enceinte en premier permet d'utiliser l'enceinte d'isolation comme marque d'alignement pour l'empilement de puces additionnelles. Les puces empilées peuvent être connectées entre elles ou à un circuit externe de sorte que l'entrée de données se produit par la puce la plus basse (ou la plus haute), que les données sortent par la puce la plus basse (ou la plus haute). Le boîtier multipuce peut fournir une connexion de données en série, et une connexion en parallèle, à chacune des puces empilées.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)