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1. (WO2012106056) SELF-ALIGNED CONTACTS FOR HIGH K/METAL GATE PROCESS FLOW
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/106056    International Application No.:    PCT/US2012/020020
Publication Date: 09.08.2012 International Filing Date: 03.01.2012
IPC:
H01L 29/78 (2006.01), H01L 21/28 (2006.01), H01L 21/336 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504 (US) (For All Designated States Except US).
RAMACHANDRAN, Ravikumar [US/US]; (US) (For US Only).
DIVAKARUNI, Ramachandra [US/US]; (US) (For US Only).
LI, Ying [US/US]; (US) (For US Only)
Inventors: RAMACHANDRAN, Ravikumar; (US).
DIVAKARUNI, Ramachandra; (US).
LI, Ying; (US)
Agent: SCHNURMANN, H., Daniel; International Business Machines Corporation 2070 Route 52 Bldg. 321, M/D 482 Hopewell Junction, NY 12533 (US)
Priority Data:
12/987,221 10.01.2011 US
Title (EN) SELF-ALIGNED CONTACTS FOR HIGH K/METAL GATE PROCESS FLOW
(FR) CONTACTS AUTOALIGNÉS POUR UN FLUX DE PRODUCTION DE GRILLE MÉTALLIQUE/À COEFFICIENT K ÉLEVÉ
Abstract: front page image
(EN)A semiconductor structure is provided that includes a semiconductor substrate 12 having a plurality of gate stacks 14' located on a surface of the semiconductor substrate. Each gate stack includes, from bottom to top, a high k gate dielectric layer 42, a work function metal layer 44 and a conductive metal 46. A spacer 22 is located on sidewalls of each gate stack and a self- aligned dielectric liner 30 is present on an upper surface of each spacer. A bottom surface of each self-aligned dielectric liner 30 is present on an upper surface of a semiconductor metal alloy 28. A contact metal 34 is located between neighboring gate stacks and is separated from each gate stack by the self-aligned dielectric liner 30. The structure also includes another contact metal 60 having a portion that is located on and in direct contact with an upper surface of the contact metal and another portion that is located on and in direct contact with the conductive metal of one of the gate stacks. Methods of forming the semiconductor structure using a replacement gate and a non-replacement gate scheme are also disclosed.
(FR)L'invention concerne une structure semiconductrice comprenant un substrat semiconducteur 12 portant une pluralité d'empilements de grille 14' situés sur une surface du substrat semiconducteur. Chaque empilement de grille comprend, de bas en haut, une couche diélectrique de grille à coefficient k élevé 42, une couche métallique fonctionnelle 44 et un métal conducteur 46. Un élément d'espacement 22 est situé sur des parois latérales de chaque empilement de grille et une chemise diélectrique autoalignée 30 est placée sur une surface supérieure de chaque élément d'espacement. Une surface inférieure de chaque chemise diélectrique autoalignée 30 est placée sur une surface supérieure d'un alliage métallique semiconducteur 28. Un contact métallique 34 est situé entre des empilements de grille adjacents et est séparé de chaque empilement de grille par la chemise diélectrique autoalignée 30. La structure comprend également un autre contact métallique 60 dont une partie est située sur une surface supérieure du contact métallique et directement en contact avec celle-ci et une autre partie est située sur le métal conducteur de l'un des empilements de grille, et directement en contact avec celui-ci. L'invention concerne en outre des procédés de formation de la structure semiconductrice en utilisant un mécanisme à grille de remplacement et un mécanisme sans grille de remplacement.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)