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1. (WO2012105259) SOLID-STATE IMAGE CAPTURE DEVICE AND METHOD OF DRIVING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/105259    International Application No.:    PCT/JP2012/000693
Publication Date: 09.08.2012 International Filing Date: 01.02.2012
IPC:
H04N 5/363 (2011.01), H01L 27/146 (2006.01), H04N 5/3745 (2011.01), H04N 5/376 (2011.01), H04N 101/00 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
ISHII, Motonori; (For US Only).
KASUGA, Shigetaka; (For US Only).
MORI, Mitsuyoshi; (For US Only)
Inventors: ISHII, Motonori; .
KASUGA, Shigetaka; .
MORI, Mitsuyoshi;
Agent: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg., 3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Priority Data:
2011-023385 04.02.2011 JP
Title (EN) SOLID-STATE IMAGE CAPTURE DEVICE AND METHOD OF DRIVING SAME
(FR) DISPOSITIF DE PRISE DE VUE À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE COMMANDE
(JA) 固体撮像装置およびその駆動方法
Abstract: front page image
(EN)This solid-state image capture device comprises: a plurality of pixels (101) which are arrayed two-dimensionally; a plurality of common pixel circuits (106) which are shared among a given number of adjacent pixels, which are positioned one for each given number of pixels, and which are arrayed in rows and columns; common column circuits (120), one of which is positioned for each column of the plurality of common pixel circuits (106), and which is shared among the common pixel circuits (106) in the same column; column signal lines (113) which are positioned in each column of the common pixel circuits (106); and reset signal lines (114) which are positioned in each column of the common pixel circuits (106). The respective electrical signals of the plurality of pixels are detected by the common pixel circuits (106) and read-out to the common column circuits (120) via the column signal lines (113). The electrical signals which are detected by the common pixel circuits (106) are reset by a feedback circuit which includes the column signal lines (113), the common column circuits (120), and the reset signal lines (114).
(FR)L'invention porte sur un dispositif de prise de vue à semi-conducteurs qui comprend : une pluralité de pixels (101) qui sont alignés suivant deux dimensions ; une pluralité de circuits de pixels communs (106) qui sont partagés entre un nombre donné de pixels adjacents, qui sont positionnés un pour chaque nombre donné de pixels et qui sont alignés en rangées et colonnes ; des circuits de colonne communs (120), dont chacun est positionné pour chaque colonne de la pluralité de circuits de pixels communs (106) et est partagé entre les circuits de pixels communs (106) de la même colonne ; des lignes de signal de colonne (113) qui sont positionnées dans chaque colonne des circuits de pixels communs (106) ; et des lignes de signal de réinitialisation (114) qui sont positionnées dans chaque colonne des circuits de pixels communs (106). Les signaux électriques respectifs de la pluralité de pixels sont détectés par les circuits de pixels communs (106) et délivrés aux circuits de colonne (120) par les lignes de signal de colonne (113). Les signaux électriques qui sont détectés par les circuits de pixels communs (106) sont réinitialisés par un circuit de rétroaction qui comprend les lignes de signal de colonne (113), les circuits de colonne communs (120) et les lignes de signal de réinitialisation (114).
(JA) 本発明の固体撮像装置は、2次元状に配列された複数の画素(101)と、隣接する一定数の画素に共有され当該一定数の画素毎に1つ配置され行列状に配列された複数の画素共有回路(106)と、複数の画素共有回路(106)の列毎に1つ配置され、同じ列に属する画素共有回路(106)に共有される列共有回路(120)と、画素共有回路(106)の列毎に配置された列信号線(113)と、画素共有回路(106)の列毎に配置されたリセット信号線(114)とを備え、複数の画素のそれぞれの電気信号は、画素共有回路(106)に検出され列信号線(113)を介して列共有回路(120)に読み出され、画素共有回路(106)に検出された電気信号は、列信号線(113)と列共有回路(120)とリセット信号線(114)を含む帰還経路によりリセットされる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)