WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2012104465) METHODS AND SYSTEMS FOR MEMS CMOS DEVICES HAVING ARRAYS OF ELEMENTS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/104465    International Application No.:    PCT/ES2012/070066
Publication Date: 09.08.2012 International Filing Date: 01.02.2012
IPC:
B81C 1/00 (2006.01)
Applicants: BAOLAB MICROSYSTEMS SL [ES/ES]; Institut Politecnic del Campus de Terrassa - Mod TR25, Ctra. Nacional 150 Km 14,5 E-08220 Terrassa (Barcelona) (ES) (For All Designated States Except US).
MONTANYÀ SILVESTRE, Josep [ES/ES]; (ES) (For US Only)
Inventors: MONTANYÀ SILVESTRE, Josep; (ES)
Agent: ELZABURU MÁRQUEZ, Alberto de; c/ Miguel Angel, 21, 2º E-28010 Madrid (ES)
Priority Data:
61/438,558 01.02.2011 US
61/440,223 07.02.2011 US
61/496,403 13.06.2011 US
61/501,950 28.06.2011 US
61/558,689 11.11.2011 US
Title (EN) METHODS AND SYSTEMS FOR MEMS CMOS DEVICES HAVING ARRAYS OF ELEMENTS
(ES) MÉTODOS Y SISTEMAS PARA DISPOSITIVOS DE CMOS DE MEMS QUE TIENEN CONJUNTOS ORDENADOS DE ELEMENTOS
(FR) PROCÉDÉS ET SYSTÈMES POUR DISPOSITIFS CMOS DE MEMS COMPRENANT DES ENSEMBLES ORDONNÉS D'ÉLÉMENTS
Abstract: front page image
(EN)Systems and methods for manufacturing a chip comprising a plurality of MEMS devices arranged in an integrated circuit are provided. In one aspect, the systems and methods provide for a chip including electronic elements formed on a semiconductor material substrate. The chip further includes a stack of interconnection layers including layers of conductor material separated by layers of dielectric material. MEMS devices are formed within the stack of interconnection layers by applying gaseous HF to a first layer of dielectric material positioned highest in the stack of interconnection layers. The stack of interconnection layers includes at least one unetched layer of dielectric material, and at least one layer of conductor material for routing connections to and from the electronic elements.
(ES)Se proporcionan sistemas y métodos para fabricar un chip que comprende una pluralidad de dispositivos de MEMS dispuestos dentro de un circuito integrado. En un aspecto, los sistemas y métodos proporcionan un chip que incluye elementos electrónicos formados sobre un sustrato de material semiconductor. El chip incluye, de manera adicional, una pila de capas de interconexión que incluye capas de material conductor separadas por capas de material dieléctrico. Se forman dispositivos de MEMS dentro de la pila de capas de interconexión mediante la aplicación de HF gaseoso a una primera capa de material dieléctrico situada más arriba en la pila de capas de interconexión. La pila de capas de interconexión incluye al menos una capa de material dieléctrico no sometida a ataque químico superficial, y al menos una capa de material conductor para encaminar las conexiones hacia y desde los elementos electrónicos.
(FR)L'invention concerne des systèmes et des procédés permettant de fabriquer une puce comprenant plusieurs dispositifs de MEMS installés à l'intérieur d'un circuit intégré. Selon un aspect de la présente invention, les systèmes et les procédés permettent d'obtenir une puce comprenant des éléments électroniques formés sur un substrat réalisé à partir d'un matériau conducteur. La puce comprend également un empilement de couches d'interconnexion incluant des couches d'un matériau conducteur séparées par des couches d'un matériau diélectrique. Des dispositifs de MEMS sont formés dans l'empilement de couches d'interconnexion par application de fluorure d'hydrogène en phase gazeuse à une première couche de matériau diélectrique située plus haut dans la pile de couches d'interconnexion. La pile de couches d'interconnexion comprend au moins une couche de matériau diélectrique non soumise à l'attaque chimique superficielle, et au moins une couche de matériau conducteur pour acheminer les connexions depuis et vers les éléments électroniques.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Spanish (ES)
Filing Language: Spanish (ES)